近閾值低漏電標(biāo)準(zhǔn)單元庫設(shè)計(jì).pdf

1、隨著電池供電設(shè)備的廣泛應(yīng)用和集成電路工藝尺寸不斷減小，降低電源電壓成為了降低功耗的有效途徑。低電壓也帶來了新的問題，漏電功耗在總功耗中比重越來越大，同時(shí)降低了數(shù)字電路的可靠性，漏電功耗成為低電壓數(shù)字電路設(shè)計(jì)的一大挑戰(zhàn)。
　　本文從對漏電功耗產(chǎn)生機(jī)理出發(fā)，介紹了降低漏電功耗的相關(guān)技術(shù)?；趶?qiáng)反型區(qū)的傳統(tǒng)單元結(jié)構(gòu)在近閾值下性能顯著惡化，難以兼顧低漏電和高性能，論文對數(shù)字邏輯單元進(jìn)行了漏電優(yōu)化。在組合邏輯的設(shè)計(jì)方面，采用了更適合低電壓工

2、作的超截止CMOS技術(shù)，通過晶體管堆疊效應(yīng)降低了單元電路中的漏電流。對于時(shí)序邏輯單元的設(shè)計(jì)，則采用新型的電路結(jié)構(gòu)，通過自適應(yīng)超截止的設(shè)計(jì)，在無需額外控制電路和充電泵的條件下，達(dá)到了漏電功耗降低的目標(biāo)。本文完成了單元版圖的設(shè)計(jì)，并建立了標(biāo)準(zhǔn)單元庫。
　　本文基于GF0.18μm的工藝下完成了低漏電標(biāo)準(zhǔn)單元庫的設(shè)計(jì)和驗(yàn)證，主要驗(yàn)證指標(biāo)為漏電功耗和延時(shí)。以RTC電路作為驗(yàn)證案例，仿真結(jié)果表明，相比于原單元庫，采用優(yōu)化后的單元庫設(shè)計(jì)整體漏