面向標(biāo)準(zhǔn)單元庫(kù)的MOS器件大型可尋址測(cè)試芯片的研究、設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著半導(dǎo)體工藝技術(shù)的發(fā)展，集成電路的工藝節(jié)點(diǎn)不斷減小。先進(jìn)納米工藝下，復(fù)雜的工藝制造過(guò)程導(dǎo)致晶體管性能不穩(wěn)定甚至異常。晶體管特性的大幅漂移對(duì)器件模型的可信度提出了挑戰(zhàn)，研究具有高精度和面積利用率的，用于晶體管參數(shù)提取、性能檢測(cè)的可尋址測(cè)試芯片顯得越來(lái)越重要。標(biāo)準(zhǔn)單元是數(shù)字電路設(shè)計(jì)的基礎(chǔ)，電路中的每一個(gè)晶體管具有特定的環(huán)境，設(shè)計(jì)具有類似產(chǎn)品環(huán)境的晶體管測(cè)試結(jié)構(gòu)既可用于建立精確的工藝參數(shù)模型和偏差模型，又可對(duì)標(biāo)準(zhǔn)單元的性能進(jìn)行預(yù)測(cè)，對(duì)于提升

2、集成電路制造工藝成品率和提高產(chǎn)品良率起著至關(guān)重要的作用。本文以標(biāo)準(zhǔn)單元中的晶體管特性為中心，對(duì)具有高精度和面積利用率的MOSFET大型可尋址測(cè)試芯片展開了如下研究:
　　1)針對(duì)MOSFET性能參數(shù)提取、建模和偏差檢測(cè)的需要，以及先進(jìn)工藝精確建模對(duì)于測(cè)試結(jié)構(gòu)數(shù)量的要求，提出了一種MOSFET大型可尋址測(cè)試芯片的設(shè)計(jì)方法。該設(shè)計(jì)最多同時(shí)可擺放2048個(gè)MOSFET而只需要15個(gè)I/O PAD，并且可以實(shí)現(xiàn)每個(gè)MOSFET性能參數(shù)的準(zhǔn)

3、確測(cè)量，包括亞閾值漏電流，線性和飽和區(qū)閾值電壓，線性漏端電流和飽和漏端電流。該測(cè)試結(jié)構(gòu)為第二層金屬可測(cè)，縮短了測(cè)量周期?；?6nm FinFET工藝的MOSFET大型可尋址測(cè)試結(jié)構(gòu)的流片和測(cè)量，驗(yàn)證了該方法的可行性和準(zhǔn)確度;
　　2)針對(duì)標(biāo)準(zhǔn)單元中MOSFET具有特定環(huán)境的前提，設(shè)計(jì)了一種可以準(zhǔn)確反映其特性的、具有類似工作環(huán)境的測(cè)試結(jié)構(gòu)。該結(jié)構(gòu)以保持前段、中段版圖不變，對(duì)后段金屬繞線稍作修改為原則，從而還原MOSFET在標(biāo)準(zhǔn)單元