一種標(biāo)準(zhǔn)單元庫(kù)功能測(cè)試模塊的設(shè)計(jì).pdf

1、本文設(shè)計(jì)一種標(biāo)準(zhǔn)單元庫(kù)功能檢測(cè)模塊，實(shí)現(xiàn)了對(duì)0.35um標(biāo)準(zhǔn)單元庫(kù)進(jìn)行物理驗(yàn)證，保證其中的標(biāo)準(zhǔn)單元都具有良好的可制造性和邏輯功能的正確性，同時(shí)達(dá)到縮短單元庫(kù)驗(yàn)證周期，改善單元庫(kù)性能的目的。
　　 本文對(duì)標(biāo)準(zhǔn)單元庫(kù)功能測(cè)試模塊的設(shè)計(jì)要求進(jìn)行了全面的分析，提出整體設(shè)計(jì)方案。重點(diǎn)介紹了如何利用由Synopsys公司與中芯國(guó)際共同開(kāi)發(fā)的參考設(shè)計(jì)流程來(lái)實(shí)現(xiàn)從功能測(cè)試模塊RTL級(jí)的Verilog建模到版圖文件的生成，以及利用Perl腳本生成

2、測(cè)試圖形。最后利用Maverick測(cè)試系統(tǒng)對(duì)測(cè)試芯片加載測(cè)試圖形進(jìn)行驗(yàn)證。在設(shè)計(jì)過(guò)程中使用Design Compiler進(jìn)行邏輯綜合；使用IC Compiler進(jìn)行時(shí)鐘樹(shù)的綜合、布局及布線工作；使用Prime Time來(lái)進(jìn)行布局布線前后的網(wǎng)表靜態(tài)時(shí)序分析；使用Formality對(duì)布局布線后的網(wǎng)表進(jìn)行形式驗(yàn)證；使用VCS進(jìn)行帶延遲的動(dòng)態(tài)時(shí)序仿真。在動(dòng)態(tài)時(shí)序仿真過(guò)程中，以功能測(cè)試模塊輸入、輸出端口的電平情況作為基礎(chǔ)，利用Perl腳本產(chǎn)生最終