40nm標(biāo)準(zhǔn)單元庫(kù)的移植與加固設(shè)計(jì).pdf

1、隨著航天技術(shù)的蓬勃發(fā)展，航天器控制系統(tǒng)對(duì)芯片的性能和可靠性的要求越來(lái)越高。標(biāo)準(zhǔn)單元庫(kù)作為集成電路設(shè)計(jì)的基礎(chǔ)，決定了芯片的性能和可靠性。為了保證質(zhì)量的同時(shí)降低開發(fā)成本，通常采用工藝移植技術(shù)實(shí)現(xiàn)新的標(biāo)準(zhǔn)單元庫(kù)。為了降低單粒子效應(yīng)對(duì)集成電路可靠性的影響，標(biāo)準(zhǔn)單元庫(kù)需要加固設(shè)計(jì)。
　　本研究主要內(nèi)容包括：⑴在滿足芯片的半定制設(shè)計(jì)需求基礎(chǔ)上，統(tǒng)計(jì)了以往芯片中標(biāo)準(zhǔn)單元的調(diào)用次數(shù)，最終精選了42種類型，3種主要驅(qū)動(dòng)能力，共計(jì)138個(gè)單元構(gòu)成標(biāo)準(zhǔn)

2、單元庫(kù)。⑵基于Cadence公司的SKILL語(yǔ)言編寫了工藝移植程序，通過(guò)器件替換、晶體管尺寸等比縮小和圖形縮放等操作實(shí)現(xiàn)了65nm到40nm標(biāo)準(zhǔn)單元庫(kù)的電路與版圖移植工作，實(shí)現(xiàn)了基于40nm工藝的標(biāo)準(zhǔn)單元庫(kù)。⑶對(duì)PMOS和NMOS的尺寸進(jìn)行了反復(fù)模擬，使電路獲得了更加理想的性能，優(yōu)化了版圖的有源區(qū)、通孔、多晶柵和金屬線，最大程度上降低了移植帶來(lái)的工藝效應(yīng)、性能、功耗、面積和布線資源上的損失。⑷在分析單粒子效應(yīng)產(chǎn)生機(jī)理的基礎(chǔ)上，在鎖存電路

3、中采用DICE結(jié)構(gòu)，并在版圖上隔離敏感節(jié)點(diǎn)對(duì)，使時(shí)序單元獲得了良好的抗SEU能力；在時(shí)序單元輸入端口加入Muller_C單元，有效抑制了SET脈沖的傳播；通過(guò)定制DRC規(guī)則和襯底/阱接觸 PCELL，提高了單元產(chǎn)生 SEL所需的閾值 LET。在模擬和分析的基礎(chǔ)上，實(shí)現(xiàn)了40nm抗輻照標(biāo)準(zhǔn)單元庫(kù)。⑸對(duì)延遲、建立/保持時(shí)間、功耗、面積和抗SEU、SET、SEL能力等評(píng)估指標(biāo)進(jìn)行了數(shù)學(xué)建模及HSPCIE仿真。參考XXXX40nm標(biāo)準(zhǔn)單元庫(kù)，設(shè)