基于40nm的SAR ADC技術研究.pdf

1、逐次逼近型SAR ADC（successive approximation A/D converter）具有結構簡單、節(jié)省功耗的特點，因此隨著工藝尺寸的減小，SAR ADC相對于其他ADC架構（例如pipelined ADC）逐漸顯示出兩大優(yōu)勢：（1）組成SAR ADC大部分電路為數(shù)字電路，在深亞微米及納米級工藝下，數(shù)字電路可以達到更快的速度。（2）SAR ADC不需要一個高增益高帶寬的運放來獲取足夠的線性度。一個高性能的運放不僅要占用

2、較大的功耗，同時還要受到短溝道效應和電源電壓的限制。這些SAR ADC的優(yōu)勢使其在低壓低功耗應用領域逐漸受到設計者的青睞。
　　本文基于40nm CMOS工藝，對逐次逼近型SAR ADC的系統(tǒng)架構和關鍵單元電路進行了深入的研究和分析，并設計了一個12位1MS/s的SAR ADC。
　　首先，為了獲得較優(yōu)的系統(tǒng)架構，本文首先分析了DAC中影響系統(tǒng)性能的一些因素，主要包括電容失配，分段結構，寄生電容等。根據(jù)分析和推導結果，選取了

3、全差分tri-level結構為DAC的基本架構。根據(jù)工藝廠商提供的單位電容值和失配的關系對DAC進行了MATLAB建模，選取了合適的單位電容值和分段結構，以保證在滿足精度要求的前提下，盡量減小采樣電容的值和功耗。
　　然后著重研究了柵壓自舉開關、動態(tài)比較器和時序控制電路。由于本文的設計目標為12位的ADC，用傳統(tǒng)的latch作比較器難以達到想要的精度。因為動態(tài)比較器與傳統(tǒng)的靜態(tài)比較器相比，不需要偏置電路，沒有靜態(tài)功耗，因此比較器選

4、用了一個兩級的動態(tài)比較器，第一級為動態(tài)預放大，第二級為 latch。著重分析了影響動態(tài)比較器噪聲的主要因素，并分析了減小動態(tài)比較器噪聲的方法。
　　最后，分析了深亞微米及納米工藝下的STI效應和WEP效應，并介紹了在電路和版圖中解決STI效應和WEP效應的方法?；?0nm CMOS工藝完成了各個關鍵單元電路以及整體SAR ADC版圖的實現(xiàn)，并對整個12位1MS/s SAR ADC進行了后仿驗證。后仿結果表明：在采樣頻率為1MHz