基于65nm CMOS工藝高速低功耗SAR ADC的研究與設(shè)計.pdf

1、模數(shù)轉(zhuǎn)換器(ADC)作為模擬信號與數(shù)字信號之間的橋梁，在數(shù)字化程度不斷加深的現(xiàn)代電子系統(tǒng)中至關(guān)重要，已成當代電子信息技術(shù)不可或缺的部分。隨著無線傳感網(wǎng)絡(luò)、便攜式消費電子產(chǎn)品、可穿戴醫(yī)療監(jiān)控設(shè)備等低功耗電子系統(tǒng)的快速發(fā)展，具有高集成度的高速低功耗ADC市場需求不斷增加。面對市場的巨大需求，ADC逐漸采用更加先進的制造工藝，已從亞微米級的0.35μm-0.18μm工藝轉(zhuǎn)向納米級的90nm-32nm工藝。納米級工藝制約了傳統(tǒng)模擬電路系統(tǒng)的性能

2、，從而改變了ADC的研究思路和發(fā)展趨勢。目前，逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)因其結(jié)構(gòu)簡單、面積小、數(shù)字化程度高等特點，已成為了納米級工藝下ADC的主要研究方向，具有重要的研究價值和巨大的市場潛力。因此，基于65nm CMOS工藝，研究和設(shè)計高速低功耗SAR ADC具有重要意義。
　　本文首先分析了SAR ADC在高速、低功耗方向的發(fā)展現(xiàn)狀，明確了論文的研究目標和研究內(nèi)容，并制定了具體設(shè)計指標。然后，介紹了SAR ADC的工

3、作方式和基本結(jié)構(gòu)；分析了電容轉(zhuǎn)換能耗和匹配性，研究了高能效電容轉(zhuǎn)換方案；討論了動態(tài)比較器的失調(diào)、噪聲和亞穩(wěn)態(tài)誤差對SAR ADC性能的影響；并結(jié)合SAR ADC工作方式研究了SAR ADC的邏輯實現(xiàn)技術(shù)。
　　在以上研究的基礎(chǔ)上，基于1.2V65nm CMOS工藝，完成了10位80MSPS異步SAR ADC的電路設(shè)計工作：在分析高速低功耗SAR ADC面臨的技術(shù)瓶頸的基礎(chǔ)上，提出了一種新型高能效電容轉(zhuǎn)換方案，減少了電容狀態(tài)的改變次

4、數(shù)、比較器工作次數(shù)和數(shù)字電路翻轉(zhuǎn)次數(shù)，降低了SAR ADC整體功耗；并采用二進制校正技術(shù)解決了電荷再分配式數(shù)模轉(zhuǎn)換器(C_DAC)短時間內(nèi)建立不穩(wěn)定的技術(shù)難題，提高了SAR ADC速度。之后，設(shè)計了SAR ADC各子模塊電路；即采用柵壓自舉技術(shù)，設(shè)計了一種高線性度的柵壓自舉開關(guān)；通過延長放大階段時間，在不增加功耗的情況下，減小了動態(tài)比較器的輸入等效噪聲；提出了帶繞過機制的異步SAR邏輯和電容狀態(tài)控制邏輯，控制各子模塊電路實現(xiàn)了模數(shù)轉(zhuǎn)換功

5、能；通過簡化二進制校正技術(shù)的糾錯算法，設(shè)計了一種結(jié)構(gòu)簡單的帶溢出校正功能的數(shù)字糾錯電路(DEC)，完成了二進制編碼輸出的功能。
　　完成電路設(shè)計工作后，使用Cadence Virtuso軟件設(shè)計了SAR ADC版圖并完成后仿真驗證。在電源電壓為1.2V，轉(zhuǎn)換速率為80 MSPS時，無雜散動態(tài)范圍SFDR達到72.5dB，信噪比SINAD達到59.67dB，整體功耗僅為0.87mW，優(yōu)值FOM為13.8 fJ/conv.step。后