2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)
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1、隨著工藝尺寸的減小，芯片集成度的增加，靜態(tài)隨機(jī)存儲(chǔ)器在SoC中所占的面積越來(lái)越大，其功耗也成為一個(gè)主要的問(wèn)題。同時(shí)，工藝尺寸進(jìn)入到90nm以下，工藝波動(dòng)對(duì)電路性能的影響也越來(lái)越大。
　　本設(shè)計(jì)在SMIC65nm工藝下，通過(guò)將供電電壓降低到近閾值電壓的方式，來(lái)降低SRAM的功耗，采用的近閾值電壓為0.5V。由于標(biāo)準(zhǔn)6管SRAM在近閾值電壓下的讀穩(wěn)定性非常差，受工藝波動(dòng)的影響也很大。因此本文提出一種在近閾值電壓下具有良好性能和抗工藝波

2、動(dòng)能力的新型8管SRAM單元。與近閾值電壓下的6管單元相比，其靜態(tài)功耗基本相同，讀噪聲容限增加了一倍。因此使該新型8管單元在實(shí)現(xiàn)低功耗的基礎(chǔ)上保證了讀寫(xiě)的穩(wěn)定性。另外針對(duì)工藝波動(dòng)對(duì)讀噪聲容限的影響進(jìn)行分析，與6T-SRAM相比，新型8T-SRAM受工藝波動(dòng)的影響更小。
　　本設(shè)計(jì)將該新型8管SRAM設(shè)計(jì)成32×8位存儲(chǔ)器，主要外圍電路有，行譯碼器、靈敏放大器、行列選擇器等，使用NanoSim仿真得到，在近閾值電壓下整個(gè)存儲(chǔ)電路在5

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