標(biāo)準(zhǔn)單元包的低漏功耗設(shè)計和研究【開題報告】

1、畢業(yè)設(shè)計開題報告畢業(yè)設(shè)計開題報告電子信息科學(xué)與技術(shù)電子信息科學(xué)與技術(shù)標(biāo)準(zhǔn)單元包的低漏功耗設(shè)計和研究標(biāo)準(zhǔn)單元包的低漏功耗設(shè)計和研究一、選題的背景與意義自1958年德克薩斯儀器公司制造出第一塊集成電路以來，集成電路產(chǎn)業(yè)一直以驚人的速度發(fā)展著，到目前為止，集成電路基本遵循著摩爾定律發(fā)展，即集成度幾乎每18個月翻一番。隨著制造工藝的發(fā)展，IC設(shè)計已經(jīng)進(jìn)入了納米級時代：目前國際上能夠投入大規(guī)模量產(chǎn)的最先進(jìn)工藝為40nm，國內(nèi)的工藝水平正將進(jìn)入65

2、nm；2009年，Intel酷睿i系列創(chuàng)紀(jì)錄采用了領(lǐng)先的32nm工藝，并且下一代22nm工藝正在研發(fā)中。但伴隨電路特征尺寸的減小，電路功耗數(shù)值正呈指數(shù)上升，集成電路的發(fā)展遭遇了功耗瓶頸。功耗問題已經(jīng)同面積和速度一樣受到人們重視，成為衡量IC設(shè)計成功與否的重要指標(biāo)之一。若在設(shè)計時不考慮功耗而功利地追求集成度的提高，則可能會使電路某些部分因功耗過大引起溫度過高而導(dǎo)致系統(tǒng)工作不穩(wěn)定或失效。如Intel的1.5GHzPentiumⅣ處理器，擁有

3、的晶體管數(shù)量高達(dá)4200萬只，功率接近95瓦，整機(jī)生產(chǎn)商不得不為其配上了特大號風(fēng)扇來維持其正常工作。功耗的增大不僅將導(dǎo)致器件的可靠性降低、芯片的穩(wěn)定性下降，同時也給芯片的散熱和封裝帶來問題。因此，功耗已經(jīng)成為阻礙集成電路進(jìn)一步發(fā)展的難題之一，低功耗設(shè)計也已成為集成電路的關(guān)鍵設(shè)計技術(shù)之一。電路功耗分為動態(tài)功耗和靜態(tài)功耗。針對低功耗設(shè)計，在過去的工藝中，設(shè)計者多是將研究重心放在降低動態(tài)功耗之上，因為相比之下，靜態(tài)功耗占的比例很小，實現(xiàn)低動態(tài)

4、功耗設(shè)計即等于實現(xiàn)了低功耗設(shè)計目標(biāo)；而現(xiàn)在的狀況發(fā)生了極大的變化，當(dāng)制造技術(shù)發(fā)展到納米級工藝時，由漏電流引起的靜態(tài)功耗正在不斷接近、達(dá)到動態(tài)功耗的水平。圖1揭示了隨著工藝進(jìn)步，動態(tài)功耗和靜態(tài)功耗的變化趨勢。課題研究中將會遇到許多難題，目前來說，主要問題包括：(1)選定適當(dāng)?shù)募夹g(shù)方法來實現(xiàn)低漏功耗設(shè)計，本課題擬將采用溝道長度調(diào)制技術(shù)；(2)學(xué)習(xí)理解溝道長度調(diào)制技術(shù)的工作原理，掌握其制作方法，并應(yīng)用于制作標(biāo)準(zhǔn)單元；(3)學(xué)習(xí)掌握標(biāo)準(zhǔn)單元的制

5、作流程以及標(biāo)準(zhǔn)單元庫的定義設(shè)計；(4)掌握架設(shè)驗證平臺的方法原理；(5)學(xué)會使用多種軟件工具。三、研究的方法與技術(shù)路線：研究的主要方法：1文獻(xiàn)法：查閱并學(xué)習(xí)研究有關(guān)低漏功耗設(shè)計以及標(biāo)準(zhǔn)單元設(shè)計的各種論著文獻(xiàn)；2理論研究：根據(jù)有關(guān)文獻(xiàn)及個人的學(xué)習(xí)心得作出相關(guān)的電路設(shè)計；3實驗法：本課題將研究基于標(biāo)準(zhǔn)單元包的低功耗ASIC的設(shè)計方法，探索結(jié)合主流EDA軟件低功耗設(shè)計流程的邏輯級模塊級的功耗優(yōu)化技術(shù)，設(shè)計出低功耗標(biāo)準(zhǔn)單元；4統(tǒng)計分析法：為增強(qiáng)

6、課題實驗研究成果的說服力，分析研究問題的深度和力度，對實驗的數(shù)據(jù)和資料進(jìn)行科學(xué)的統(tǒng)計和分析，以之作為調(diào)控整個課題研究和實驗的參照；5.討論法：與同一組研究相象方向的同學(xué)一起探討，從中解決疑難問題，收獲新知識；技術(shù)路線：當(dāng)前低功耗集成電路設(shè)計技術(shù)主要基于模塊級或算法級的功耗優(yōu)化技術(shù)。算法級的功耗優(yōu)化技術(shù)主要應(yīng)用于一些如信息安全、通信和多媒體應(yīng)用的專用算法模塊，通過改進(jìn)算法降低運算量從而達(dá)到低功耗的目的。門控時鐘技術(shù)是低功耗ASIC設(shè)計中應(yīng)

7、用較多的低功耗技術(shù)。根據(jù)功能模塊的結(jié)構(gòu)插入合適的門控單元，根據(jù)電路的工作狀態(tài)關(guān)閉或開啟門控時鐘以降低電路能耗，進(jìn)一步使用自適應(yīng)門控時鐘技術(shù)可以達(dá)到更好的低功耗性能。功耗管理技術(shù)也被用于低功耗集成電路的設(shè)計，如LEON3低功耗微處理器應(yīng)用低功耗管理單元根據(jù)處理器的工作狀態(tài)，實現(xiàn)動態(tài)功耗管理從而降低微處理器核的平均功耗。上述方法，對于低功耗集成電路的設(shè)計只停留于模塊級算法級的優(yōu)化，本課題將結(jié)合電路級的功耗優(yōu)化技術(shù)設(shè)計出使用130nm工藝的低