基于噪聲分析低抖動(dòng)全數(shù)字鎖相環(huán)設(shè)計(jì).pdf

1、由于高性能、低成本已成為SoC設(shè)計(jì)的主要挑戰(zhàn),作為片上時(shí)鐘發(fā)生器的鎖相環(huán)設(shè)計(jì)變得非常關(guān)鍵。全數(shù)字鎖相環(huán)由于在工藝上與數(shù)字電路兼容,低成本而獲得了廣泛應(yīng)用。然而由于全數(shù)字鎖相環(huán)輸出頻率存在離散特性,引入量化噪聲大,導(dǎo)致輸出時(shí)鐘抖動(dòng)比較大。因此低抖動(dòng)設(shè)計(jì)已成為全數(shù)字鎖相環(huán)設(shè)計(jì)的關(guān)鍵技術(shù)。 本文設(shè)計(jì)了一種面向系統(tǒng)芯片片上時(shí)鐘產(chǎn)生的全數(shù)字鎖相環(huán)。首先分析系統(tǒng)芯片對鎖相環(huán)具體要求,確定鎖相環(huán)IP核的各項(xiàng)性能指標(biāo)和基本結(jié)構(gòu)框架。其次建立全數(shù)

2、字鎖相環(huán)的系統(tǒng)模型,通過matlab仿真驗(yàn)證其穩(wěn)定性。然后推導(dǎo)ADPLL的噪聲傳輸函數(shù),分析傳輸函數(shù)對各種噪聲源的抑制情況,確定ADPLL的環(huán)路帶寬：詳細(xì)分析數(shù)控振蕩器的噪聲：器件噪聲與電源噪聲,推導(dǎo)DCO輸出時(shí)鐘抖動(dòng)與各類噪聲之間的量化關(guān)系,為設(shè)計(jì)低抖動(dòng)DCO提供理論依據(jù)。根據(jù)電源噪聲與輸出時(shí)鐘抖動(dòng)關(guān)系的分析,在版圖中加入退耦電容,完成ADPLL版圖的最終設(shè)計(jì)。最后建立ADPLL的時(shí)序、功能和物理模型,實(shí)現(xiàn)了一個(gè)可復(fù)用的鎖相環(huán)IP核。

3、在電路設(shè)計(jì)過程中,數(shù)控振蕩器采用全定制設(shè)計(jì)方法,其他模塊則采用硬件描述語言RTL代碼實(shí)現(xiàn)。鑒頻鑒相器采用Ⅳ鑒相器和轉(zhuǎn)換器的組合結(jié)構(gòu),將時(shí)域的相位差轉(zhuǎn)換成控制字；濾波器采用結(jié)構(gòu)簡單但穩(wěn)定性好的一階數(shù)字低通濾波器。本文設(shè)計(jì)的線性DCO采用9級倒相器構(gòu)成的環(huán)形振蕩器,通過改變與倒相器并聯(lián)的三態(tài)倒相器數(shù)目來改變振蕩頻率。由DCO版圖后仿真得知,DCO線性度較好,分辨率穩(wěn)定在10ps/控制字。Spectre仿真結(jié)果表明振蕩頻率為183MHz,頻偏

4、1MHz時(shí)相位噪聲為-106.6dbc/Hz。本文設(shè)計(jì)的全數(shù)字鎖相環(huán)采用SMIC 0.13μm-Micron/Logical/SRAM/MaskROM/Mix-Mode/HVCM/LMOS工藝,IP核面積為0.13485mm2。Hsim仿真結(jié)果表明,ADPLL輸出頻率為400MHz時(shí)峰-峰值抖動(dòng)為38.45ps,周期間抖動(dòng)為8.914ps,功耗為2.28mw,環(huán)路捕獲時(shí)間小于15μs。測試結(jié)果表明,鎖相環(huán)的捕獲頻率范圍為200MHz～5