基于FPGA的新型全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、鎖相環(huán)(PLL)是一個(gè)閉環(huán)負(fù)反饋控制系統(tǒng)，能夠?qū)斎胄盘?hào)的相位和頻率進(jìn)行有效地跟蹤。在通信、自動(dòng)化以及電力系統(tǒng)等領(lǐng)域，鎖相環(huán)得到了廣泛的應(yīng)用。由于其優(yōu)良的性能，已經(jīng)成為各類電子系統(tǒng)中重要的、不可缺少的基本元器件。與模擬鎖相環(huán)相比，全數(shù)字鎖相環(huán)(ADPLL)具有參數(shù)穩(wěn)定、抗干擾能力強(qiáng)以及易于集成等特點(diǎn)。另外，ADPLL解決了模擬鎖相環(huán)中存在的壓控振蕩器非線性、鑒相器精度不高、各個(gè)部件易于飽和、以及高階系統(tǒng)不穩(wěn)定等難題，因此，ADPLL得到

2、了越來(lái)越多的應(yīng)用。
　　到目前為止，全數(shù)字鎖相環(huán)的結(jié)構(gòu)和控制方式已經(jīng)是多種多樣了，而鎖定時(shí)間短、同步誤差小、跟蹤頻率范圍廣以及抗干擾能力強(qiáng)等是衡量一個(gè)鎖相環(huán)系統(tǒng)優(yōu)良的標(biāo)準(zhǔn)。針對(duì)傳統(tǒng)全數(shù)字鎖相環(huán)設(shè)計(jì)中因控制參數(shù)固定而導(dǎo)致頻率跟蹤范圍窄的問(wèn)題，本文設(shè)計(jì)了一種采用自適應(yīng)控制與PI控制相結(jié)合的方法實(shí)現(xiàn)的新型全數(shù)字鎖相環(huán)，該鎖相環(huán)可以使環(huán)路的帶寬隨輸入信號(hào)頻率的改變而自動(dòng)改變。另外，針對(duì)傳統(tǒng)數(shù)字鎖相環(huán)鎖定時(shí)間與抗干擾能力之間無(wú)法協(xié)調(diào)控制的問(wèn)

3、題，本文通過(guò)所設(shè)計(jì)的自適應(yīng)控制器根據(jù)相差的大小將環(huán)路捕捉過(guò)程分為快捕區(qū)、過(guò)渡區(qū)以及慢捕區(qū)，使控制參數(shù)隨這三個(gè)過(guò)程自動(dòng)調(diào)節(jié)，有效解決了環(huán)路鎖定時(shí)間與抗噪聲性能之間矛盾的問(wèn)題。另外，當(dāng)輸入信號(hào)頻率發(fā)生突變后，傳統(tǒng)的全數(shù)字鎖相環(huán)會(huì)重新開(kāi)始較長(zhǎng)的鎖定過(guò)程，本文針對(duì)這個(gè)問(wèn)題，設(shè)計(jì)了一種頻率控制字預(yù)置電路，該電路可以使環(huán)路在一個(gè)周期實(shí)現(xiàn)對(duì)信號(hào)的鎖定，大大減小了鎖定時(shí)間。
　　本文在研究環(huán)路各模塊以及分析整體數(shù)學(xué)模型的基礎(chǔ)上，最終，在Quart

4、us II軟件環(huán)境下，采用自頂向下的模塊化設(shè)計(jì)思路完成了整個(gè)系統(tǒng)電路的設(shè)計(jì)，并進(jìn)行了編譯、綜合和仿真，最后在可編程器件上完成硬件實(shí)測(cè)。軟件功能仿真與硬件實(shí)測(cè)結(jié)果表明：所設(shè)計(jì)的鎖相環(huán)的帶寬隨輸入信號(hào)的頻率改變而改變，同時(shí)相比傳統(tǒng)PI控制鎖相環(huán)，鎖定時(shí)間較短且同步誤差較小，可用于有快速同步需求的場(chǎng)合。當(dāng)系統(tǒng)時(shí)鐘為50MHz時(shí)，在環(huán)路分頻系數(shù)為N=64的情況下，環(huán)路的鎖定時(shí)間最慢在8個(gè)輸入信號(hào)周期，最快可在一個(gè)周期完成鎖定，環(huán)路穩(wěn)定時(shí)的同步誤