基于0.18μmcmos工藝的全數(shù)字鎖相環(huán)設(shè)計(jì)

1、D E S I G N O F T H EA L L D I G I T A L P H A S E L O C K E D L O O P烈O ．1 8 9 M C M O S T E C H N O L O G YA T h e s i sS u b m i t t e d t oS o u t h e a s tU n i v e r s i t yF o r t h e A c a d e m i c D e g r e eo

2、f M a s t e r o f E n g i n e e r i n gB YM A X i a oS u ! ；r v i s e d b y b yP r o f e s s o r C H E N Y i n g —m e ia n dS e n i o rE n f f D I N GG u o ．．h u a e n l o rE n g i n e e r I J u on u a●-S c h o o l o f I

3、 n t e g r a t e d C i r c u i t sS o u t h e a s t U n i v e r s i t yM a r c h 2 0 1 6摘要摘要鎖相環(huán)路己在很多領(lǐng)域中得到了極其廣泛的應(yīng)用，例如模擬和數(shù)字通信領(lǐng)域以及無(wú)線電電子學(xué)等領(lǐng)域，尤其是在數(shù)字通信中的調(diào)制解調(diào)和相位同步中通常用到各式各樣的鎖相環(huán)。在集成化的今天，全數(shù)字鎖相環(huán)與傳統(tǒng)的鎖相環(huán)相比，具有可移植性強(qiáng)、抗干擾能力強(qiáng)、可編程、易集成、可測(cè)性

4、好等優(yōu)勢(shì)。因此研究一種頻率穩(wěn)定性好、抗干擾能力強(qiáng)和同步性能好的鎖相環(huán)具有非常重要的意義。本論文采用T S M C O ．1 8 9 mC M O S 工藝，設(shè)計(jì)了一款全數(shù)字鎖相環(huán)( A 1 1 d i g i t a lp h a s e l o c k e d l o o p ，A D P L L ) ，該鎖相環(huán)可為系統(tǒng)芯片( S y s t e m ?O n aC h i p ，S O C ) 系統(tǒng)提供高質(zhì)量時(shí)鐘。它主要由四個(gè)模塊組

5、成，分別是鑒相器，控制器，數(shù)控振蕩器以及可編程分頻器。這里的參考時(shí)鐘由S O C 提供，一般為幾十兆赫茲。數(shù)控振蕩器的輸出頻率經(jīng)過可編程分頻器的分頻后得到分頻時(shí)鐘。分頻系數(shù)Ⅳ即為參考時(shí)鐘的倍頻系數(shù)，即當(dāng)A D P L L 頻率鎖定后，分頻時(shí)鐘與參考時(shí)鐘的頻率一致，此時(shí)振蕩器輸出頻率為參考時(shí)鐘頻率的Ⅳ倍，因此可以通過改變分頻系數(shù)從而得到不同的頻率的時(shí)鐘輸出。電路設(shè)計(jì)中，鑒相器采用全定制差分對(duì)結(jié)構(gòu)且?guī)缀趿闼绤^(qū)，高精度數(shù)控振蕩器并采用環(huán)形結(jié)構(gòu)

6、。采用三階鎖定算法以進(jìn)行頻率的鎖定和抖動(dòng)的減小。三階鎖定算法即通過二分搜索法進(jìn)行頻率的初步鎖定，然后通過均值搜索法進(jìn)行初步的鎖相，最后通過抑制濾波窗以減小抖動(dòng)。后仿真結(jié)果表明，該鎖相環(huán)輸出時(shí)鐘范圍為1 6 8 M H z ～5 1 6 M H z ，當(dāng)參考時(shí)鐘頻率為2 0 M H z ，可編程分頻比為1 0 ：1 時(shí)，輸出頻率為2 0 0 M H z ，鎖定時(shí)間為2 7 ．7 9 s ，峰峰值抖動(dòng)為2 5 4 p s ，平均功耗為2 ．