低抖動(dòng)延遲鎖相環(huán)的研究.pdf

1、隨著集成電路的快速發(fā)展,用戶要求通信系統(tǒng)以更高速度和更遠(yuǎn)距離實(shí)現(xiàn)數(shù)據(jù)傳輸,因此串行通信系統(tǒng)逐步取代傳統(tǒng)并行通信系統(tǒng)。FC-PI是一種高速串行光纖通信標(biāo)準(zhǔn),SERDES作為其物理層,主要完成數(shù)據(jù)的串化與解串。DLL(Delay Locked Loop)在時(shí)序應(yīng)用中廣泛使用。而在本課題中DLL作為時(shí)鐘產(chǎn)生器,為相位插值結(jié)構(gòu)時(shí)鐘恢復(fù)電路(CDR)提供低抖動(dòng)多相位時(shí)鐘,實(shí)現(xiàn)快速鎖定,并達(dá)到寬的鎖定范圍。
　　本課題基于標(biāo)準(zhǔn)SMIC0.13

2、μm MS/RF1P8M CMOS工藝,使用從頂層到底層、行為級(jí)到晶體管級(jí)的標(biāo)準(zhǔn)化設(shè)計(jì)流程,完成符合FC-PI協(xié)議指標(biāo)的DLL的設(shè)計(jì)。電路設(shè)計(jì)實(shí)現(xiàn)后,從底層到頂層完成電路到環(huán)路的性能驗(yàn)證。經(jīng)過對(duì)DLL中模塊電路以及環(huán)路參數(shù)的不斷優(yōu)化和驗(yàn)證,最終完成低抖動(dòng)DLL的設(shè)計(jì)。本課題的主要特點(diǎn)是:
　　1)低抖動(dòng)。本課題結(jié)合John G. Maneatis的自偏置DLL,壓控延遲線(VCDL)中延時(shí)單元采用差分結(jié)構(gòu),其負(fù)載具有對(duì)稱的I-V特

3、性,同時(shí)尾電流管動(dòng)態(tài)偏置,因此該延時(shí)單元具有非常高的電源噪聲抑制能力。在此基礎(chǔ)上,本課題對(duì)DLL輸入噪聲和各模塊噪聲及其傳遞函數(shù)進(jìn)行分析,對(duì)環(huán)路參數(shù)進(jìn)行優(yōu)化,實(shí)現(xiàn)了低抖動(dòng)。
　　2)錯(cuò)鎖保護(hù)電路和設(shè)計(jì)思路。針對(duì)本課題DLL的電路結(jié)構(gòu),本文提出一種結(jié)構(gòu)簡(jiǎn)單的錯(cuò)鎖保護(hù)電路,同時(shí)使用兩個(gè)電荷泵CP1和CP2控制環(huán)路濾波器,防止DLL出現(xiàn)諧波鎖定,錯(cuò)鎖保護(hù)電路的啟動(dòng)也加快了DLL鎖定。本文在電荷泵CP2中加入初始化電路,VBN過低啟動(dòng)初始

4、化電路時(shí),CP2放電電流變大,進(jìn)一步加快DLL鎖定。就設(shè)計(jì)流程而言,本文提供一種設(shè)計(jì)思路確定DLL的環(huán)路參數(shù)。
　　3)本文補(bǔ)充了壓控延遲線噪聲的推導(dǎo)過程,并加入閃爍噪聲進(jìn)行分析,得到本課題壓控延遲線的噪聲表達(dá)式,可以直觀地看出影響壓控延遲線噪聲的參數(shù)。
　　仿真結(jié)果表明:該設(shè)計(jì)的工作頻率范圍為625MHz~1.25GHz,隨機(jī)抖動(dòng)的均方差值小于5.0e-3UI,確定性抖動(dòng)小于0.04UI,鎖定時(shí)間小于4us,功耗小于8mW