高速低抖動全差分CMOS鎖相環(huán)的研究設(shè)計.pdf

1、鎖相環(huán)頻率合成器現(xiàn)在日益廣泛地應(yīng)用于通訊、微處理器系統(tǒng)中,并且隨著集成電路的發(fā)展以及SOC技術(shù)的出現(xiàn),己經(jīng)成為超大規(guī)模集成電路中不可或缺的模塊。特別是無線通訊、高速處理器等領(lǐng)域,對鎖相環(huán)電路的性能提出了越來越高的要求,鎖相環(huán)電路工作在高速環(huán)境下己成為當前的一大挑戰(zhàn)。
　　 本文在對鎖相技術(shù)的發(fā)展歷史和研究現(xiàn)狀調(diào)查的基礎(chǔ)上,從鎖相系統(tǒng)的工作原理入手,分析了鎖相環(huán)的數(shù)學模型。隨后分析了鎖相環(huán)穩(wěn)定性、動態(tài)特性和噪聲特性,得出了系統(tǒng)環(huán)路

2、參數(shù)選擇的原則,為后續(xù)電路設(shè)計和版圖設(shè)計奠定理論基礎(chǔ)。然后在電路結(jié)構(gòu)上分析了傳統(tǒng)電路實現(xiàn)的優(yōu)缺點,并采用新的電路結(jié)構(gòu)。主要有采用新的PFD電路結(jié)構(gòu),該結(jié)構(gòu)避免了為消除死區(qū)效應(yīng)而加大reset控制信號延遲時間所帶來的丟掉時鐘沿現(xiàn)象:采用新的電荷泵結(jié)構(gòu),用電阻代替?zhèn)鹘y(tǒng)的MOS管,消除了閃爍噪聲帶來的影響;采用全差分regulator代替?zhèn)鹘y(tǒng)的單端regulator,進一步減小電源噪聲對VCO造成的影響:采用高速DFF和低速DFF相結(jié)合的方式