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文檔簡介
1、在CMOS工藝迅猛發(fā)展的今天，鎖相環(huán)技術(shù)的發(fā)展也極為迅速，由微米工藝到亞微米工藝，再到深亞微米工藝，鎖相環(huán)芯片的集成度以及系統(tǒng)的工作頻率大幅度提高。同時，鎖相環(huán)要與高速數(shù)字邏輯電路、模擬集成電路等一些大量的高速通信模塊集成在同一塊半導(dǎo)體芯片上，這就要求鎖相環(huán)必須工作在頻率較高的環(huán)境中。因此，設(shè)計出高性能的鎖相環(huán)電路，對于當(dāng)今社會發(fā)展具有重大意義，這也是當(dāng)今集成電路設(shè)計的一個重點和難點。
本文基于Cadence平臺，運用CSMC
2、0.18μm CMOS工藝，設(shè)計了一個高速可調(diào)頻的鎖相環(huán)。運用Cadence軟件平臺，對電路進(jìn)行設(shè)計與仿真，實現(xiàn)小芯片面積、輸出頻率可調(diào)的鎖相環(huán)。整體仿真結(jié)果表明:電源電壓為1.8V，輸入?yún)⒖夹盘枮?00MHz的方波信號時，鎖相環(huán)輸出頻率可達(dá)1GHz，同時為了滿足無線數(shù)據(jù)傳輸、廣播新聞對講等領(lǐng)域的要求，PLL時鐘輸出經(jīng)分頻器單元可得到500MHz、333MHz、250MHz、200MHz的頻率信號，輸出時鐘占空比在45～55％范圍內(nèi)，鎖
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