高速CMOS電荷泵鎖相環(huán)設(shè)計(jì).pdf

1、隨著集成電路設(shè)計(jì)和CMOS工藝的快速發(fā)展，集成電路已經(jīng)進(jìn)入系統(tǒng)級(jí)芯片(System on Chip，SoC)設(shè)計(jì)階段。鎖相環(huán)(Phase Locked Loop，PLL)作為片上系統(tǒng)中的時(shí)鐘源，廣泛應(yīng)用在各類SoC芯片當(dāng)中，是現(xiàn)代無線通信中的重要組成部分，其性能決定了整個(gè)系統(tǒng)性能的優(yōu)劣。本文重點(diǎn)研究高速CMOS電荷泵鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)問題，圍繞電荷泵鎖相環(huán)的理論基礎(chǔ)、數(shù)學(xué)模型、電路設(shè)計(jì)、前端后端仿真、生產(chǎn)測(cè)試進(jìn)行深入的研究。
　　

2、基于TSMC0.18μm1P6M混合信號(hào)工藝，本文設(shè)計(jì)了一種具有快速鎖定時(shí)間、較寬頻率調(diào)節(jié)范圍、低相噪的電荷泵鎖相環(huán)。采用ToptoDown的設(shè)計(jì)方法，完成對(duì)電路的系統(tǒng)設(shè)計(jì)到CMOS電路設(shè)計(jì)的流程。對(duì)電路中的死區(qū)、電流失配、穩(wěn)定性、無法正常起振等非理想問題進(jìn)行理論分析，并對(duì)電路進(jìn)行優(yōu)化，在電路設(shè)計(jì)時(shí)消除其影響。使用Cadence的Spectre對(duì)電路進(jìn)行仿真，電路整體具有在輸入?yún)⒖碱l率23MHz至600MHz之間產(chǎn)生1.9GHz至2.6

3、GHz的時(shí)鐘信號(hào)功能。在中心頻率2.3GHz偏移載波頻率10MHz的情況下，敏感單元環(huán)形壓控振蕩器的相位噪聲為-112.9dBc/Hz。
　　本文對(duì)電路版圖進(jìn)行優(yōu)化設(shè)計(jì)，分開布置數(shù)字模塊和模擬模塊，對(duì)模擬模塊中最敏感的壓控振蕩器進(jìn)行對(duì)稱性設(shè)計(jì)和降噪處理。完成版圖驗(yàn)證，并提交給代工廠進(jìn)行流片，完成芯片測(cè)試電路設(shè)計(jì)，進(jìn)行流片芯片的測(cè)試分析。測(cè)試分析表明，鎖相環(huán)芯片可以正常工作，基本滿足設(shè)計(jì)要求。
　　本論文完成了高速CMOS電荷