基于延遲鎖相環(huán)的時鐘發(fā)生器設(shè)計(jì).pdf

1、隨著通信技術(shù)和集成電路工藝技術(shù)的發(fā)展,數(shù)字信號處理和傳輸?shù)乃俣仍絹碓娇?同時模擬信號和數(shù)字信號之間的轉(zhuǎn)換速率也越來越快,對時鐘信號質(zhì)量的要求越來越苛刻,這些都急需設(shè)計(jì)高性能的時鐘發(fā)生器。時鐘發(fā)生器可廣泛應(yīng)用于接口電路、專用集成電路、時鐘數(shù)據(jù)恢復(fù)和微處理器中。
　　 在對時鐘發(fā)生器原理進(jìn)行分析和研究的基礎(chǔ)上,本文設(shè)計(jì)了一種低功耗、小抖動、基于延遲鎖相環(huán)的時鐘發(fā)生器。該時鐘發(fā)生器包括時鐘鎖相電路、倍頻器和抗諧波鎖定電路三部分。時鐘鎖

2、相電路(Delay-Locked Loop,DLL)部分與傳統(tǒng)的DLL相比,增加了相位誤差補(bǔ)償模塊,從而可以時刻保持跟蹤由外界環(huán)境變化引起的任何潛在相位誤差。倍頻器部分倍頻系數(shù)可編程,可以實(shí)現(xiàn)參考時鐘的×2、×4、×6、×12倍頻,且脈沖組合電路主要由MOS管構(gòu)成,而不是由大量的邏輯門構(gòu)成,從而減小了抖動和功耗?？怪C波鎖定電路可以在很寬范圍內(nèi)檢測出DLL是否處于諧波鎖定狀態(tài),且只用了多相時鐘中的兩個。
　　 本文采用SMIC0