基于時鐘恢復(fù)系統(tǒng)的鎖相環(huán)設(shè)計.pdf

1、隨著SOC技術(shù)、IP核技術(shù)的發(fā)展，鎖相環(huán)作為一個基本的ASIC宏單元，它在無線通訊和微處理器電路中作為時鐘電路的應(yīng)用將更加廣泛。特別是現(xiàn)代通訊業(yè)的迅速發(fā)展，蜂窩電話(Cell Phone)和藍牙技術(shù)(Blue Tooth)的涌現(xiàn)，對片內(nèi)同步和片間同步都提出了新的要求。對鎖相環(huán)工作頻率、功耗、相位噪聲特性、鎖定速度、芯片面積、工藝成本和設(shè)計成本等方面的研究也逐漸成為人們關(guān)注的焦點。
　　 本文主要設(shè)計了基于時鐘恢復(fù)系統(tǒng)的鎖相環(huán)路。

2、設(shè)計目的是采用鎖相環(huán)(PLL)和延遲鎖相環(huán)(DLL)實現(xiàn)USB2.0收發(fā)器宏單元(UTM)的時鐘恢復(fù)模塊。其中PLL環(huán)路構(gòu)成的時鐘發(fā)生器將外部晶振的12MHz正弦信號生成本地需要的480MHz時鐘信號，DLL依據(jù)本地時鐘信號對外部數(shù)據(jù)信號進行時鐘恢復(fù)。文中首先介紹了課題研究背景，論述了鎖相技術(shù)的歷史、發(fā)展及現(xiàn)狀等。并對鎖相環(huán)的基本原理進行了簡單的介紹與分析。在此基礎(chǔ)上，分別對PLL模塊與DLL模塊的各單元電路進行具體的設(shè)計。最終完成了對

3、基于時鐘系統(tǒng)的鎖相環(huán)路(包括PLL和DLL)的設(shè)計。
　　 設(shè)計采用2.5V，0.25μm First Silicon CMOS工藝來實現(xiàn)，在HSPISE平臺下進行了仿真驗證。仿真結(jié)果表明：PLL環(huán)路的鎖定時間僅為2.4us，480MHz工作頻率下功耗僅為12mW，并且輸出的頻譜呈現(xiàn)出較高的純度，具有高速、低功耗、低噪聲的特點；DLL環(huán)路的鎖定時間僅為2.4 ns，具有高速的電路特點，并且具有帶寬可調(diào)節(jié)的優(yōu)點。其中PLL進行了版