一種基于鎖相環(huán)與延遲鎖相環(huán)混合結(jié)構(gòu)的時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì).pdf

1、時(shí)鐘數(shù)據(jù)恢復(fù)（CDR，Clock and Date Recovery）技術(shù)是串行通信中的關(guān)鍵技術(shù)，具體的應(yīng)用中會(huì)面對(duì)各種性能的折衷，如輸出抖動(dòng)與鎖定時(shí)間。本文以USB2.0高速數(shù)據(jù)傳輸模式為應(yīng)用背景，實(shí)現(xiàn)了一種基于鎖相環(huán)(PLL，Phase Locked Loop)與延遲鎖相環(huán)(DLL，Delay Locked Loop)混合結(jié)構(gòu)的時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)，滿足了系統(tǒng)對(duì)于低抖動(dòng)與快速鎖定的要求，具有一定的工程應(yīng)用與學(xué)術(shù)價(jià)值。
　　該

2、電路結(jié)構(gòu)利用壓控振蕩器恢復(fù)出時(shí)鐘，通過壓控延遲線調(diào)整數(shù)據(jù)與時(shí)鐘的相位關(guān)系，從而結(jié)合PLL抖動(dòng)抑制能力強(qiáng)與DLL鎖定時(shí)間快的優(yōu)點(diǎn);電路中利用高線性度電荷泵、對(duì)稱負(fù)載、偽差分延遲單元、環(huán)路電壓預(yù)偏置等多種技術(shù)來實(shí)現(xiàn)低抖動(dòng)與快速鎖定的設(shè)計(jì)。具體的工作總結(jié)如下:
　　(1)分析PLL、DLL、D/PLL的線性模型與閉環(huán)傳輸函數(shù)，并比較了三者在應(yīng)用于時(shí)鐘數(shù)據(jù)恢復(fù)電路時(shí)的優(yōu)缺點(diǎn)，為下文的設(shè)計(jì)奠定了理論基礎(chǔ)。
　　(2)基于TSMC0.1

3、3μm CMOS工藝，實(shí)現(xiàn)了CDR各模塊的電路設(shè)計(jì)，并采用Spectre仿真器對(duì)Hogge鑒相器、電荷泵、壓控振蕩器、壓控延遲線等重要模塊進(jìn)行了仿真驗(yàn)證。
　　(3)本設(shè)計(jì)基于TSMC0.13μm，整體版圖芯片面積520μm*280μm，輸入480MHz的偽隨機(jī)數(shù)據(jù)，系統(tǒng)恢復(fù)出數(shù)據(jù)信號(hào)的峰峰值抖動(dòng)約為37ps，鎖定時(shí)間約為20ns，在電源電壓1.2V是整個(gè)芯片消耗電流約為5.8mA，完全達(dá)到電路的預(yù)期功能與USB2.0的性能指標(biāo)。