BIST技術(shù)的研究及在數(shù)模混合電路中的實現(xiàn).pdf

1、隨著集成電路技術(shù)的迅速發(fā)展，芯片的集成度越來越高，怎樣對電路進行有效測試就顯得越來越重要。 本文首先介紹了電路測試的相關(guān)知識和可測性設(shè)計中的內(nèi)建自測試的原理、架構(gòu)和測試方法分類等等，在闡明了內(nèi)建自測試使用低功耗架構(gòu)的必要性及功耗消耗的模式后，研究了內(nèi)建自測試的低功耗設(shè)計，采用測試時降低平均異動次數(shù)的方法達到降低功耗的目的，證明了所產(chǎn)生的測試向量不會有重復(fù)的測試向量產(chǎn)生，而且其測試向量的隨機特性跟原始的架構(gòu)相差無幾。因此，在相同的

2、測試長度下，其錯誤覆蓋率是相當(dāng)接近的，而且又達到了降低平均異動次數(shù)的目標。而對于減少測試長度所使用的方法，則是利用了輸入相容性的特點，把可相容的輸入進行分享，從而縮減輸入的寬度，最后達到了縮短測試長度的目標。 其次，本文論述了內(nèi)建自測試技術(shù)應(yīng)用于數(shù)?；旌想娐返南嚓P(guān)知識，重點分析了幾種已經(jīng)提出的用于測試數(shù)模轉(zhuǎn)換器的BIST架構(gòu)各自的優(yōu)缺點，并提出了用于測試數(shù)模轉(zhuǎn)換器的BIST結(jié)構(gòu)的優(yōu)化設(shè)計。利用所提出的測試架構(gòu)測試并計算了DAC的

3、四個靜態(tài)參數(shù)：偏移誤差、增益誤差、差分非線性誤差和積分非線性誤差，使其測試的精度在0.20LSB以下。測試時不需要很多精確的參考電壓，并考慮了匹配問題，INL誤差測試的精度由測試時間來決定，測試時間越長，測試結(jié)果就越精確。 最后，在已有的測試DAC的BIST電路基礎(chǔ)上，增加了校準電路來修正由于模擬的缺陷而導(dǎo)致的對電路的時序測量的不精確。仿真采用的工藝條件是SMIC的0.35um1P5M的工藝，仿真結(jié)果證明，這個BIST測試架構(gòu)增