BIST電路的實(shí)現(xiàn)以及對(duì)SRAM的測(cè)試.pdf

1、依照摩爾定律，集成度按每三年四倍的速度增長(zhǎng)，但芯片比特?cái)?shù)增長(zhǎng)速度約為每3.1年四倍，這將導(dǎo)致存儲(chǔ)器存儲(chǔ)單元面積的減小，密度增加。與此同時(shí)，芯片比特?cái)?shù)的指數(shù)增長(zhǎng)導(dǎo)致存儲(chǔ)器價(jià)格下降。對(duì)存儲(chǔ)器測(cè)試而言，存儲(chǔ)單元密度的增長(zhǎng)也使得故障靈敏度隨之增長(zhǎng)，芯片中的故障也將變得越來(lái)越復(fù)雜，從而檢測(cè)這些故障所花費(fèi)的測(cè)試時(shí)間和測(cè)試成本都將有所增加。由于這些因素的存在，使測(cè)試費(fèi)用并不能和存儲(chǔ)器價(jià)格同等下降。因此，如何在保證測(cè)試故障覆蓋率的同時(shí)，降低存儲(chǔ)器芯片測(cè)

2、試成本成為新一代集成電路測(cè)試研究中的重點(diǎn)。
　　 對(duì)于存儲(chǔ)器測(cè)試而言，主要有對(duì)存儲(chǔ)器的直接存取測(cè)試、內(nèi)嵌CPU測(cè)試、存儲(chǔ)器內(nèi)建自測(cè)試等測(cè)試方法。其中存儲(chǔ)器內(nèi)建自測(cè)試方法以其獨(dú)有的優(yōu)勢(shì)成為現(xiàn)如今的主流測(cè)試方法:更好的測(cè)試缺陷覆蓋率;較強(qiáng)的可操作性;對(duì)自動(dòng)化設(shè)備的依賴性降低;由于集成于芯片內(nèi)部，故只需在芯片上增加測(cè)試引腳;可實(shí)現(xiàn)自動(dòng)化測(cè)試，可實(shí)現(xiàn)全速測(cè)試等。故本文著重對(duì)存儲(chǔ)器內(nèi)建自測(cè)試電路進(jìn)行研究。
　　 本文首先介紹了幾種

3、存儲(chǔ)器測(cè)試的常見(jiàn)方法，分析每種測(cè)試方法的測(cè)試時(shí)間、測(cè)試故障覆蓋率等因素，并選擇存儲(chǔ)器的內(nèi)建自測(cè)試這個(gè)方法。由于其可以集成在芯片內(nèi)部，使得芯片測(cè)試可以實(shí)現(xiàn)全速測(cè)試，且隨著存儲(chǔ)器容量變大，其電路面積所占比例相對(duì)降低，有效的降低測(cè)試成本。隨后介紹了存儲(chǔ)器內(nèi)建自測(cè)試電路的基本框架理論，并在此基礎(chǔ)上，列舉了芯片的傳統(tǒng)故障類型，解釋每個(gè)故障建模的來(lái)源以及一般解決辦法。緊接著對(duì)存儲(chǔ)器相關(guān)測(cè)試算法加以總結(jié)分析，并著重對(duì)March算法進(jìn)行介紹，分析其幾種

4、不同的改進(jìn)形式，利用MarchC+算法將存儲(chǔ)器內(nèi)建自測(cè)試電路采用TSMC65nm工藝，使用Mentor公司Mbistarchitect軟件工具實(shí)現(xiàn)從前仿到后仿的流程，章節(jié)最后給出其仿真結(jié)果。在此基礎(chǔ)之上設(shè)計(jì)內(nèi)建自測(cè)試的電路。本文主要其中兩部分的電路:用于產(chǎn)生內(nèi)建自測(cè)試電路控制信號(hào)的狀態(tài)機(jī)的實(shí)現(xiàn)，對(duì)預(yù)期和測(cè)試結(jié)果進(jìn)行比較的比較電路。分析狀態(tài)機(jī)原理以后對(duì)狀態(tài)機(jī)進(jìn)行設(shè)計(jì)，設(shè)計(jì)狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖，并給出在相應(yīng)控制信號(hào)作用下的仿真結(jié)果。本文比較器