系統(tǒng)級(jí)芯片(SoC)可測(cè)試性結(jié)構(gòu)及其優(yōu)化的研究.pdf

1、隨著集成電路工藝的進(jìn)步和人們對(duì)集成電路性能以及上市時(shí)間要求不斷提高，集成電路技術(shù)發(fā)展到了系統(tǒng)級(jí)芯片（System-on-Chip，SoC）。測(cè)試是SoC的關(guān)鍵技術(shù)之一。SoC測(cè)試結(jié)構(gòu)和測(cè)試方法成為近期可測(cè)試性設(shè)計(jì)的主要研究領(lǐng)域。
　　本文主要研究SoC可測(cè)試性設(shè)計(jì)結(jié)構(gòu)及其相關(guān)的設(shè)計(jì)方法、方案。
　　SoC的測(cè)試面臨的主要問題：（1）測(cè)試信息的傳遞交付；（2）嵌入IP核的測(cè)試存?。唬?）測(cè)試集成與優(yōu)化；（4）混合信號(hào)IP核的測(cè)

2、試等。內(nèi)核測(cè)試標(biāo)準(zhǔn)IEEE P1500旨在推動(dòng)SoC的測(cè)試，目前仍在制定當(dāng)中。IEEE P1500標(biāo)準(zhǔn)為SoC的測(cè)試提供了一個(gè)基本框架，已逐漸為工業(yè)界和學(xué)術(shù)界接受，虛擬插座接口聯(lián)盟（VSIA）最終也將接受IEEE P1500標(biāo)準(zhǔn)作為SoC測(cè)試方案。IEEE P1500標(biāo)準(zhǔn)對(duì)測(cè)試殼行為和內(nèi)核測(cè)試語(yǔ)言進(jìn)行規(guī)定，來(lái)推動(dòng) IP核提供者、SoC集成者以及EDA等研究團(tuán)體進(jìn)行測(cè)試存取、測(cè)試信源、測(cè)試信宿、測(cè)試集成、測(cè)試優(yōu)化、模擬及混合信號(hào)測(cè)試等方面

3、的研究與設(shè)計(jì)。本文在IEEE P1500標(biāo)準(zhǔn)的基礎(chǔ)上，研究SoC測(cè)試存取機(jī)制和測(cè)試控制機(jī)制，設(shè)計(jì)出符合IEEE P1500標(biāo)準(zhǔn)的測(cè)試殼，提出一種基于TAM-Bus測(cè)試總線的SoC測(cè)試存取及控制結(jié)構(gòu)，實(shí)現(xiàn)靈活的測(cè)試存取機(jī)制的同時(shí)產(chǎn)生較小的測(cè)試硬件消耗。在此基礎(chǔ)上，解決測(cè)試信息交付問題，即從IP核級(jí)到SoC級(jí)的測(cè)試圖形轉(zhuǎn)換（翻譯）問題。
　　SoC的測(cè)試時(shí)間直接決定了其測(cè)試成本。因此，在SoC的測(cè)試集成時(shí)，應(yīng)對(duì)SoC中各個(gè) IP核的測(cè)

4、試結(jié)構(gòu)進(jìn)行優(yōu)化，以便在有限的測(cè)試資源（測(cè)試總線、測(cè)試端口等）下使得對(duì)整個(gè)SoC的測(cè)試時(shí)間達(dá)到最短，減小SoC芯片的測(cè)試成本。本文研究了測(cè)試殼和測(cè)試存取機(jī)制（TAM）的協(xié)同優(yōu)化問題。提出基于混合遺傳算法解決TAM測(cè)試總線寬度約束下的測(cè)試殼優(yōu)化問題，基于小生境遺傳算法來(lái)解決 TAM測(cè)試總線劃分與細(xì)分問題以及測(cè)試殼與TAM測(cè)試總線協(xié)同優(yōu)化的方案。方案獲得了較好的優(yōu)化效果，有效地降低了對(duì)SoC的測(cè)試時(shí)間。
　　SoC中除了集成大量的數(shù)字I

5、P核，也越來(lái)越多地集成了模擬及混合信號(hào)IP核。本文對(duì)SoC中模擬及混合信號(hào) IP核的測(cè)試進(jìn)行探索，集中于其測(cè)試存取結(jié)構(gòu)的研究，提供一種模擬及混合信號(hào)IP核測(cè)試方案。由于IEEE P1500標(biāo)準(zhǔn)目前還未覆蓋混合信號(hào) IP核的測(cè)試問題，因此本文將擴(kuò)展IEEE P1500標(biāo)準(zhǔn)，提出一種模擬及混合信號(hào)SoC的測(cè)試結(jié)構(gòu)，在保證IP中數(shù)字部分測(cè)試兼容于IEEE P1500標(biāo)準(zhǔn)的同時(shí)，提供模擬及混合信號(hào)的測(cè)試存取和測(cè)試控制。
　　模數(shù)轉(zhuǎn)換器（A

6、DC）是SoC中最常集成的混合信號(hào)IP，其測(cè)試比較復(fù)雜。內(nèi)建自測(cè)試（BIST）是一種解決SoC中嵌入式ADC測(cè)試的有效技術(shù)。本文研究ADC的BIST技術(shù)。提出了一種基于數(shù)字△Σ噪聲整形技術(shù)及數(shù)字校準(zhǔn)技術(shù)的片上斜坡模擬信號(hào)發(fā)生器的設(shè)計(jì)方法；并且改進(jìn)了時(shí)間分解方案，提出了基于并行時(shí)間分解和折疊線性直方圖的ADC BIST方案，方案消耗較小的芯片面積，并且可以獲得較短的測(cè)試時(shí)間。方案中BIST結(jié)構(gòu)提供TAM-Bus和JTAG接口，可以很容易集