SoC測試優(yōu)化及其應用技術研究.pdf

1、微電子技術的飛速發(fā)展使系統(tǒng)芯片（SoC,System-on-a-Chip）的出現(xiàn)成為可能。盡管 IP（Intellectual Property）復用的設計技術能加快SoC的設計過程，但隨著單個芯片上集成 IP核數(shù)目的增多，SoC的規(guī)模、復雜度直線上升，導致SoC測試面臨愈來愈大的挑戰(zhàn)。本文對當前 SoC測試中存在的問題進行分析，重點針對測試訪問困難、測試數(shù)據(jù)量大和測試功耗高這三個關鍵問題進行研究，提出多種SoC測試優(yōu)化技術。
　

2、　針對IP核測試訪問困難的問題，本文在研究IP核測試標準——IEEE1500的基礎上，設計了一種 IP核測試封裝。該測試封裝不僅能夠實現(xiàn)對 IP核的各種測試，而且降低對IP核的訪問難度。
　　研究測試數(shù)據(jù)壓縮技術。內容包括：（1）針對目前大多數(shù)編碼方法只對0游程進行壓縮，并且對無關位賦值效率不高的現(xiàn)狀，本文提出了一種基于可變前綴的雙游程編碼壓縮技術。該方法將測試數(shù)據(jù)劃分為交替出現(xiàn)的0游程和1游程，并同時對0游程和1游程編碼。利用動

3、態(tài)規(guī)劃算法對無關位賦值，從而進一步提高壓縮效率。（2）分析基于固定長度索引字典的壓縮方法的缺點，提出一種基于變長度索引和位掩碼的字典的測試數(shù)據(jù)壓縮算法。該方法主要分為三步：首先，借鑒統(tǒng)計編碼的思想，采用變長度索引代替固定長度索引；其次，為了使團劃分效果更好，引入位掩碼技術；最后，對于和條目不相容的測試片段，采用編碼方法對其進一步壓縮。實驗結果表明，與其它同類型壓縮算法相比，本文提出的兩種測試數(shù)據(jù)壓縮方法能夠利用較小的硬件開銷，獲得更高的