SoC測試功耗優(yōu)化技術(shù)研究.pdf

1、隨著CMOS集成電路特征尺寸繼續(xù)朝著超深亞微米方向前進，集成電路系統(tǒng)的規(guī)模越來越龐大，芯片能集成的晶體管數(shù)量越來越多，集成電路的復(fù)雜度也越來越高。隨著基于可復(fù)用IP核的片上系統(tǒng)(SoC)的設(shè)計方法得到廣泛的應(yīng)用，芯片的設(shè)計更加方便、設(shè)計周期更短。同時，由于IP核深深嵌入在SoC的內(nèi)部，SoC的測試面臨越來越多的挑戰(zhàn)。測試問題甚至已經(jīng)發(fā)展成為SoC設(shè)計的一個瓶頸。傳統(tǒng)的測試主要著眼于提高芯片的可測試性，進行測試生成和可測試性設(shè)計。在進行可

2、測試性設(shè)計過程中，如何提高故障覆蓋率、降低測試時間和面積開銷從而降低測試成本是研究者們主要考慮的目標(biāo)，但如果過高的測試功耗很可能使得測試失效，嚴(yán)重的將導(dǎo)致芯片徹底損壞，產(chǎn)生不應(yīng)有的產(chǎn)量損失從而間接提高芯片的生產(chǎn)成本，因此測試功耗問題也引起越來越多的研究者的關(guān)注。測試功耗成為影響集成電路可測試性設(shè)計的重要問題，因此降低測試功耗是測試開發(fā)的一個重要目標(biāo)。 本文在詳細研究掃描路徑的測試結(jié)構(gòu)的基礎(chǔ)上，提出了IP層的測試功耗優(yōu)化技術(shù)-門控

3、掃描時鐘和測試矢量排序(GSC&TVR)混合的方法。對于具有一條或者多條掃描鏈的測試結(jié)構(gòu)的IP核，采用門控掃描時鐘技術(shù)，使得掃描鏈上的掃描時鐘頻率只有測試時鐘頻率的一半，但測試時間沒有增加。該方法可以大幅度的降低IP層的測試功耗。測試矢量排序法可以進一步降低IP核的測試功耗。本文采用貪婪算法進行測試矢量的排序，算法過程簡單，運算量小。 在IP層的測試功耗優(yōu)化技術(shù)基礎(chǔ)上，本文進一步提出采用功耗約束的測試調(diào)度(PCTS)方法以優(yōu)化S

4、oC頂層的測試功耗。在確定總線型TAM框架的前提下，組成均衡的wrapper鏈，并采用啟發(fā)式算法進行功耗約束的測試調(diào)度，使SoC的測試時間最小化，并在測試的任何一個時刻，總的功耗都沒有超過額定功耗。 在ISCAS89和ITC'02的平臺上，本文利用Synopsys的EDA工具對提出的IP層的測試功耗優(yōu)化技術(shù)進行驗證，并使用C++語言對SoC頂層的功耗約束的測試調(diào)度技術(shù)進行算法級的驗證。驗證的結(jié)果表明，與使用標(biāo)準(zhǔn)掃描以及未進行矢量