基于測試控制器的SOC低功耗優(yōu)化設計方法的研究.pdf

1、近幾年,半導體工藝和集成電路系統(tǒng)設計發(fā)展日新月異,系統(tǒng)級芯片正一步步成為超大集成電路的主流。SOC通常要集成多個已設計完成的IP核的復合模塊,完成越來越復雜的邏輯功能,縮短系統(tǒng)芯片的設計周期,但是隨之而來的是使芯片的測試工作帶來了前所未有的復雜度。當IP核嵌入到SOC中其各個引腳無法全部都引到SOC的外部,這樣原本可測的IP核即變得不可測了。SOC測試的一個關鍵問題就是如何利用外引腳來測試各個IP核的原有端口,隨著SOC功能的不斷擴張,

2、IP核的測試復用既是SOC芯片相關的測試結構設計的核心,SOC測試功耗問題則開始成為開發(fā)者需要考慮的重點問題。如何能將低功耗技術和測試結構結合將是未來SOC設計發(fā)展需解決的重點問題。
　　 本文從測試結構入手,以ITC02測試基準電路作為測試對象,搭建SOC的測試模型,該模型包括測試殼、測試訪問機制以及測試殼的測試控制器;為了實現測試控制器的SOC低功耗優(yōu)化設計,本文首先從優(yōu)化硬件結構入手,利用測試掃描鏈變換和電路劃分的理論來降

3、低平均功耗和峰值功耗來優(yōu)化功耗;測試控制器是測試過程中的總調度,通過優(yōu)化測試控制器來進一步降低系統(tǒng)測試功耗,并在測試的過程中利用創(chuàng)新的奇偶對分升降序排列算法來對測試向量的排列順序進行重新排列,來減少所有相鄰測試向量的結點跳變以最終減少總跳變數達到系統(tǒng)低功耗測試。
　　 本測試方案在Altera公司的QuartusⅡ9.0軟件上,利用verilog數字描述語言描述并建立標準測試殼結構和測試體系,將優(yōu)化前的測試方案和優(yōu)化后的測試方案