基于ieee1149.7標準的soc測試時間與測試功耗的優(yōu)化研究

1、密級碩士學位論文（全日制專業(yè)學位碩士）（全日制專業(yè)學位碩士）題目基于IEEE1149.7標準的SoC測試時間與測試功耗的優(yōu)化研究（英文）（英文）OptimizationStudyofSoCTestTimeTestPowerBasedonIEEE1149.7Stard研究生學號:1408304035研究生姓名:馬樹華指導教師姓名、職務指導教師姓名、職務:黃新副教授申請學位類別:工程碩士領域:儀器儀表工程論文答辯日期:2017年6月摘要I摘

2、要隨著微電子技術與集成技術的不斷進步，片上系統(tǒng)（SystemonChipSoC）已成為目前集成電路發(fā)展的主要技術之一。然而，基于IP核復用的SoC技術在加快芯片設計效率的同時，也帶來更多的測試問題。針對SoC測試難題，JTAG組織提出IEEE1149.7標準，該標準在IEEE1149.1標準的基礎上進行相關的功能擴展。本文在深入研究IEEE1149.7標準的基礎上，進行基于TAP.7的SoC低功耗測試結構設計，包括支持T0T3層功能的T

3、AP.7適配器、芯片級測試結構及嵌入式測試結構。該TAP適配器的添加將使IP核能支持TAP.7測試架構并具有TAP.7功能，包括電源管理功能、星型拓撲連接支持等；芯片級測試結構與嵌入級測試結構設計則分別用于實現(xiàn)片上多TAPC結構中的CLTAPC與EMTAPC的測試調試功能及TAPC的管理等。因此，通過添加這些測試結構并運用TAP.7技術，可極大降低SoC的測試功耗。同時，利用MVA算法對SoC測試拓撲結構進行劃分設計以降低SoC總測試時

4、間，并基于該算法進行改進，從而尋找到一個最佳的拓撲劃分方案使SoC測試時間最少?；赒uartusII及Modelsim仿真平臺，對基于TAP.7的測試結構設計進行仿真驗證。仿真結果表明，該TAP.7適配器及兩種測試結構均符合設計要求，并且以ITC’02基準電路為測試對象的MVA算法設計驗證結果表明，基于MVA算法的SoC測試拓撲結構劃分能夠降低總測試時間，最終達到SoC測試時間優(yōu)化的目的。關鍵詞：關鍵詞：IEEE1149.7標準；So