系統(tǒng)級芯片的測試與可測性設(shè)計研究.pdf

1、隨著微電子技術(shù)的飛速發(fā)展，集成電路與系統(tǒng)的日益復(fù)雜，傳統(tǒng)的測試模型和測試方法顯得難以勝任，測試開銷急遽增加。測試人員根據(jù)已經(jīng)設(shè)計好的系統(tǒng)來制定測試方案的傳統(tǒng)方法已經(jīng)不能適應(yīng)實際測試的要求。基于以上考慮，本文從如何有效提高測試性能、減輕對自動測試設(shè)備(ATE)的依賴和要求以及系統(tǒng)級芯片的可測性這一角度來研究模數(shù)混合信號系統(tǒng)芯片的測試。 首先，研究了系統(tǒng)級芯片的診斷策略和測試點的優(yōu)選，研究了PODEM算法和SCOAP測度，并通過實例

2、研究了可控制性參數(shù)值提高的方法，同時還討論了數(shù)?；旌闲盘栂到y(tǒng)的高層次建模問題，將混合信號系統(tǒng)進行高層次可測性綜合是解決系統(tǒng)級芯片測試問題的發(fā)展方向。進而，本文重點研究了可測性設(shè)計的一般方法，包括針對數(shù)字系統(tǒng)以及模擬數(shù)字混合系統(tǒng)的掃描測試、內(nèi)建自測試的實現(xiàn)方法和IDDQ測試的原理和實現(xiàn)等。將掃描測試進行可測性綜合的優(yōu)點是不僅可以進行器件的功能測試，還可以進行互連測試和板級的器件存在性測試。本文還在同一芯片內(nèi)部用FPGA實現(xiàn)了內(nèi)建自測試的測

3、試向量發(fā)生器、被測內(nèi)核和特征分析器，ModelSim和VeriLoggerPro軟件仿真結(jié)果表明了該方法的正確有效和快速性。它是解決系統(tǒng)級芯片的嵌入式內(nèi)核測試的一種有效方法。本文研究了IDDQ測試的原理和實現(xiàn)步驟，以及隨著電路特征(線寬)的收縮，IDDQ測試的有效性降低的改善方法。本文最后還提出了一種新的基于廣義互測試(GMTC)和神經(jīng)網(wǎng)絡(luò)(ANN)相結(jié)合的診斷方法，該方法是針對大規(guī)模集成電路的模塊級故障診斷。MATLAB與ORCAD軟