系統(tǒng)級芯片的可測性研究與實踐.pdf

1、隨著集成電路設(shè)計與制造工藝的飛速發(fā)展,系統(tǒng)集成芯片(SOC,SystemonChip)技術(shù)受到了普遍重視。與此同時,SOC的測試問題由于多種功能的模塊高度集成而顯得特殊并日漸復(fù)雜,相應(yīng)的對測試系統(tǒng)的要求越來越高,由此產(chǎn)生的測試開銷(包括測試費用和測試時間)也急劇增加:為了解決這些問題,設(shè)計人員在設(shè)計系統(tǒng)和電路的同時,就應(yīng)該提前考慮生產(chǎn)測試,提前采取一些措施降低芯片測試對測試系統(tǒng)的要求,控制測試成本。因此,衡量一個芯片設(shè)計項目優(yōu)劣不僅要關(guān)

2、注實現(xiàn)功能的優(yōu)劣,所用元器件的多少,而且還要看所設(shè)計的電路是否易于測試,這就是所謂的可測性設(shè)計。
　　 本文的研究與實踐即是針對系統(tǒng)級集成電路的可測性問題進行的,主要包括以下幾個方面的工作:
　　 首先討論了集成電路測試的重要性,介紹了以數(shù)字集成電路為代表的測試工作分析以及相關(guān)參數(shù)測試的實現(xiàn)方法,以及目前集成電路測試在進入SOC階段后面臨的挑戰(zhàn)。并簡要介紹了集成芯片中的可測性設(shè)計的重要性及其主要設(shè)計方法,并對這幾種設(shè)計方

3、法的優(yōu)缺點進行了探討。
　　 然后針對HDVP2X項目進行測試方案設(shè)計,并結(jié)合自己的體會,對其中的可測試性設(shè)計進行了一些總結(jié)。重點介紹了HDVP2X芯片中的掃描設(shè)計(SCAN)和內(nèi)建自測試技術(shù)(BuiltinSelfTest,BIST),具體分析了其中的可測試性設(shè)計的控制部分邏輯。并對HDVP2X測試開發(fā)中涉及的JTAG標(biāo)準(zhǔn)進行了介紹。
　　 掃描技術(shù)是為了克服時序電路由于狀態(tài)很難確定所導(dǎo)致的測試復(fù)雜度而提出的新興測試技

4、術(shù)。本文根據(jù)HDVP2X的實際情況,在后端設(shè)計中插入了掃描結(jié)構(gòu),得到了較高的故障覆蓋率,并有效降低了測試成本。
　　 嵌入式存儲器的測試有多種方法,本文結(jié)合HDVP2X的實際情況,著重介紹內(nèi)建自測試技術(shù),同時還嘗試了利用內(nèi)部CPU核進行直接測試作。目前,BIST技術(shù)被認為是解決由于電路集成度越來越大所造成的測試費用巨大、以及測試訪問困難等問題的最有希望解決方案。
　　 經(jīng)過對測試結(jié)果的對比,可以看到掃描測試技術(shù)及內(nèi)建自測