64K點FFT芯片設(shè)計及可測性研究.pdf

1、快速傅立葉變換（FFT）作為數(shù)字信號處理領(lǐng)域的核心算法之一，在數(shù)字信號處理的各個領(lǐng)域有著極為廣泛的應(yīng)用。目前硬件實現(xiàn)FFT的方法主要有FPGA、DSP和ASIC三種，它們分別適用于不同的場合。在那些對速度和實時性要求較高的場合（例如雷達），基于ASIC的硬件實現(xiàn)方法更具優(yōu)勢。在FFT專用ASIC設(shè)計領(lǐng)域我國受到國外技術(shù)壁壘的嚴格限制，因此研制高點數(shù)、高速度、高精度的FFT專用處理芯片具十分重要的意義。 本文在分析了各種常用FFT

2、算法的特點之后，根據(jù)算法硬件實現(xiàn)復(fù)雜度和模塊復(fù)用性的要求，最終選取基于頻率抽取（DIF）的基-4算法。本文要求FFT運算點數(shù)達到64K（65536），故選用了大點數(shù)分解算法，將64K點FFT運算分解為2級256點FFT運算。在對FFT運算的兩種尋址結(jié)構(gòu)（分別為原位尋址和固定尋址）進行分析和比較之后，還是根據(jù)算法硬件實現(xiàn)復(fù)雜度和模塊復(fù)用性的要求決定選取固定尋址結(jié)構(gòu)。 在確定了FFT算法和尋址結(jié)構(gòu)后，對系統(tǒng)架構(gòu)進行了分析，確定了各個

3、模塊的功能和實現(xiàn)結(jié)構(gòu)。使用Verilog對整個系統(tǒng)進行了RTL編碼，并完成了相應(yīng)的功能仿真。仿真結(jié)果表明本文設(shè)計的系統(tǒng)在200MHz時鐘下完成65536點FFT運算需要852μs（包括IO操作時間）。在整個系統(tǒng)的功能仿真通過后，使用FPGA開發(fā)板對其進行了原型驗證。接著根據(jù)本文的指標要求，基于TSMC0．18μm工藝的標準單元庫，使用Synopsys的Design Compiler對整個系統(tǒng)進行了邏輯綜合。綜合結(jié)果表明系統(tǒng)滿足時序要求，

4、可以運行于200MHz時鐘下，電路規(guī)模大概為38萬門。并采用PrimeTime和Formality分別對綜合后的門級網(wǎng)表進行了靜態(tài)時序分析和形式驗證，驗證結(jié)果表明綜合后的系統(tǒng)在時序和功能上都滿足要求。最后對門級網(wǎng)表按照Astro流程進行了后端設(shè)計，并生成了版圖文件。Astro報告顯示芯片核面積約為5．85m㎡。 最后本文還對可測性設(shè)計的三種常用方法進行了論述，并對本芯片的可測性設(shè)計方案進行了分析，為后面的芯片優(yōu)化提供了一定的基礎(chǔ)