基于SOC架構(gòu)的可測試性設(shè)計(jì)策略的研究.pdf

1、SOC系統(tǒng)芯片的設(shè)計(jì)面臨著諸多挑戰(zhàn)，其中測試復(fù)用問題就是非常棘手的挑戰(zhàn)之一，甚至已經(jīng)稱為SOC發(fā)展的瓶頸。因此在設(shè)計(jì)階段考慮測試問題已經(jīng)成為SOC設(shè)計(jì)的必經(jīng)之路。本文從SOC的可測試性設(shè)計(jì)出發(fā)，主要研究了基于IP核的系統(tǒng)芯片SOC的基本測試結(jié)構(gòu)，并從對(duì)測試環(huán)，測試訪問機(jī)制設(shè)計(jì)以及測試調(diào)度問題三個(gè)方面進(jìn)行分析和研究。 在SOC芯片中，IP核被嵌入到芯片中作為芯片的一部分，因而無法從芯片引腳直接訪問到IP核的輸入輸出端口，必須要為I

2、P核提供響應(yīng)的測試訪問通道。 TAM機(jī)制就是在測試源和測試宿之間提供這樣的通道；測試環(huán)則是提供一個(gè)IP和與TAM機(jī)制之間的界面，它可以提供多種操作模式；測試調(diào)度是一個(gè)確定SOC中各IP核測試開始與結(jié)束的時(shí)間過程。 本文詳細(xì)介紹了IEEE P1500測試環(huán)的實(shí)現(xiàn)以及相關(guān)標(biāo)準(zhǔn)的作用。文中還分析了用于將測試數(shù)據(jù)加載到IP核端口的測試訪問機(jī)制的工作原理以及相關(guān)技術(shù)。主要分析了當(dāng)前應(yīng)用最為廣泛的采用基于測試總線的TAM策略的原理，并對(duì)各種

3、測試訪問機(jī)制的優(yōu)缺點(diǎn)進(jìn)行了分析。在此基礎(chǔ)上提出了一種通過匹配掃描鏈工作頻率與測試儀工作頻率從而有效利用測試儀高頻引腳的虛擬TAM結(jié)構(gòu)，可以有效減少單個(gè)SOC測試時(shí)間，進(jìn)而降低芯片的測試成本。這種虛擬TAM結(jié)構(gòu)是通過添加串入并出以及并入串出寄存器有效增加用于測試內(nèi)核的內(nèi)部測試總線寬度以及提高測試的并行性，是以電路的硬件開銷為代價(jià)換來的。 在SOC芯片中嵌入的IP核數(shù)目越來越多的今天，采用了合理的TAM機(jī)制的同時(shí)，還需要進(jìn)行TAM優(yōu)