SoC中部分掃描結(jié)構(gòu)可測(cè)性設(shè)計(jì)技術(shù)研究.pdf

1、系統(tǒng)芯片(SoC)的可測(cè)性設(shè)計(jì)分為兩大類：嵌入式核(Embeddedcores)內(nèi)部測(cè)試結(jié)構(gòu)的設(shè)計(jì)與優(yōu)化；系統(tǒng)芯片級(jí)的測(cè)試設(shè)計(jì)與優(yōu)化。本文研究的部分掃描算法，就屬于嵌入式核內(nèi)部測(cè)試結(jié)構(gòu)設(shè)計(jì)與優(yōu)化的范疇。 全掃描的可測(cè)性設(shè)計(jì)方法在芯片面積和性能上的開銷較大，而部分掃描可以很好地解決這一問題。考慮到偽隨機(jī)測(cè)試向量的特殊性，本文借鑒確定性測(cè)試向量生成的部分掃描算法，在內(nèi)建自測(cè)試環(huán)境中，提出一種綜合結(jié)構(gòu)分析和可測(cè)性分析的部分掃描算法，P

2、SBAST，并運(yùn)用此算法對(duì)ISCAS89benchmark電路進(jìn)行計(jì)算，并對(duì)經(jīng)計(jì)算后得到的部分掃描電路進(jìn)行故障模擬，最后將模擬結(jié)果與全掃描電路和一種僅考慮結(jié)構(gòu)因素的部分掃描算法得到的結(jié)果進(jìn)行詳細(xì)分析和比較，結(jié)果表明：對(duì)于偽隨機(jī)測(cè)試向量，相對(duì)于全掃描電路和由僅考慮結(jié)構(gòu)因素的部分掃描算法得到的電路，本文提出的部分掃描算法得到的電路，能夠在不低于全掃描結(jié)構(gòu)故障覆蓋率前提下，大幅度減少測(cè)試時(shí)間，并能降低測(cè)試面積開銷。 本文最后針對(duì)一塊S