多核CPU可測(cè)性設(shè)計(jì)關(guān)鍵技術(shù)研究.pdf

1、近年來(lái)，多核CPU的設(shè)計(jì)技術(shù)日趨成熟，市場(chǎng)需求越來(lái)越大。隨著工藝尺寸的不斷縮小，芯片集成度越來(lái)越高，設(shè)計(jì)復(fù)雜度也與日俱增，多核CPU的芯片測(cè)試與診斷變得至關(guān)重要。為了應(yīng)對(duì)如多核CPU等大規(guī)模數(shù)字集成電路的測(cè)試要求，提高產(chǎn)品良品率，一種測(cè)試方法學(xué)被提出—可測(cè)試性設(shè)計(jì)（DFT）?？蓽y(cè)性設(shè)計(jì)是在不影響電路正常功能的前提下，在電路設(shè)計(jì)階段，向功能邏輯中添加測(cè)試電路，從而提高電路的可測(cè)試性，降低芯片的測(cè)試成本。當(dāng)前，國(guó)際上很多大中型集成電路設(shè)計(jì)企

2、業(yè)在設(shè)計(jì)流程中都加入了可測(cè)試性設(shè)計(jì)方案，在芯片設(shè)計(jì)中可測(cè)性設(shè)計(jì)已然成為非常重要的一部分。
　　文章在論述多核CPU中采用的可測(cè)性結(jié)構(gòu)化設(shè)計(jì)技術(shù)的基本原理、實(shí)現(xiàn)方法和電路結(jié)構(gòu)之后，基于高性能多核CPU的可測(cè)試性設(shè)計(jì)關(guān)鍵技術(shù)，針對(duì)目前主流可測(cè)性設(shè)計(jì)結(jié)構(gòu)化設(shè)計(jì)方法中所存在的問(wèn)題與不足，實(shí)現(xiàn)了相應(yīng)的解決方法，并通過(guò)邏輯驗(yàn)證，證明方法的有效性。文章的主要研究?jī)?nèi)容和創(chuàng)新點(diǎn)如下：
　　(1)面向超大規(guī)模多核 CPU的掃描鏈設(shè)計(jì)，遵循層次化

3、和故障隔離的設(shè)計(jì)思想，在傳統(tǒng)掃描鏈嵌入式壓縮設(shè)計(jì)技術(shù)的基礎(chǔ)上，實(shí)現(xiàn)了一種將嵌入式掃描鏈壓縮邏輯（EDT）與邏輯內(nèi)建自測(cè)試（Logic BIST）設(shè)計(jì)相結(jié)合的混合掃描設(shè)計(jì)方法，解決了目前單純基于壓縮邏輯（EDT）的掃描設(shè)計(jì)不能擺脫測(cè)試機(jī)臺(tái)限制的問(wèn)題，實(shí)現(xiàn)了板級(jí)的自測(cè)試和芯片產(chǎn)品的老化測(cè)試。
　　(2)面向多核 CPU中嵌入式存儲(chǔ)器的故障檢測(cè)需求，基于傳統(tǒng)嵌入式存儲(chǔ)器內(nèi)建自測(cè)試設(shè)計(jì)方法，實(shí)現(xiàn)了一種基于共享總線（ShareBus）的嵌入

4、式存儲(chǔ)器實(shí)速BIST層次化設(shè)計(jì)方法，減少了傳統(tǒng) MBIST電路中存儲(chǔ)器的輸入端口上選擇邏輯給存儲(chǔ)器關(guān)鍵路徑帶來(lái)的時(shí)序影響。
　　(3)面向多核CPU I/O PAD的故障檢測(cè)需求，基于一種新的logic vision設(shè)計(jì)流程，對(duì)FX處理器芯片進(jìn)行邊界掃描鏈設(shè)計(jì)。簡(jiǎn)化了邊界掃描設(shè)計(jì)流程，實(shí)現(xiàn)便捷的邊界掃描電路設(shè)計(jì)，完成了對(duì)芯片周圍邊界的I/O管腳以及板級(jí)芯片互連的測(cè)試。
　　文章對(duì)可測(cè)性結(jié)構(gòu)化設(shè)計(jì)的三種設(shè)計(jì)方法提出了新的設(shè)計(jì)方