Garfield的可測性設計技術(shù)研究.pdf

1、集成電路規(guī)模的不斷增大使得生產(chǎn)測試變得越來越復雜，傳統(tǒng)測試方法已經(jīng)越來越不能滿足現(xiàn)代測試的需要。因此可測性設計(DFT)作為集成電路設計中的一環(huán)顯得更加重要。 通過可測性設計，可以提高測試矢量的故障覆蓋率、降低矢量生成難度從而降低測試成本。本課題主要實現(xiàn)了東南大學國家專用集成電路系統(tǒng)工程技術(shù)研究中心自主研發(fā)的系統(tǒng)芯片-Garfield的可測性設計。 本文首先介紹了Garfield的整體結(jié)構(gòu)，并由此規(guī)劃芯片的整體測試方案。

2、根據(jù)不同功能模塊特點，制定不同的測試方案和可測性方法。嵌入式存儲器測試采用了內(nèi)建自測試(BIST)，實現(xiàn)了四種March算法，覆蓋了常見的存儲器故障類型。隨機邏輯單元采用全掃描可測性設計。 在掃描設計中主要考慮如何實現(xiàn)對電路中一系列信號的控制，以得到高可控性和可觀察性。同時，因為考慮到測試時序的問題，基于芯片本身特點構(gòu)建了一種滿足時序收斂的掃描鏈結(jié)構(gòu)。隨后在后端處理流程中，基于單元的物理位置信息對掃描鏈寄存器進行排序，優(yōu)化了設計

3、。完成隨機邏輯單元的設計后，針對單固定故障和I：DDQ故障進行了測試矢量生成，覆蓋率分別達到了95.44％和97.12％，隨后進行了靜態(tài)和動態(tài)驗證保證了矢量的正確性?？紤]到時序測試的重要性，本文還介紹了時序測試的原理和應用，并在設計中采用一種快速掃描使能單元，該單元可產(chǎn)生全速使能信號，滿足時序要求，該方法在后端物理設計中也易于處理。最后對轉(zhuǎn)換故障以及路徑延遲故障進行了矢量生成，覆蓋率分別達到91.99％和12.96％，滿足大規(guī)模生產(chǎn)測試