ASIC及嵌入式存儲器的可測性設(shè)計技術(shù)研究.pdf

1、隨著集成電路規(guī)模的不斷增大，單個芯片上集成了更多數(shù)量的晶體管，能夠完成更加復(fù)雜的功能。另外，由于日益緊迫的市場要求，芯片的設(shè)計周期變得很短，大量地運用預(yù)先設(shè)計好的標(biāo)準(zhǔn) IP 模塊來構(gòu)建芯片的方法逐漸成為主流，這樣就會使集成電路的制造故障增多，同時電路的測試問題變得越來越棘手，于是提出了可測性設(shè)計。當(dāng)前在一些集成電路中，出于對測試周期和全速測試的考慮，即使是運用傳統(tǒng)的DFT(可測性設(shè)計)技術(shù)，采用基于掃描鏈的測試方法，也還是難以滿足其測試

2、的要求。然而，如果采用基于BIST(內(nèi)建自測試)的測試技術(shù)，不但能夠減少測試周期還能實現(xiàn)全速測試。 本文通過內(nèi)建自測試方法對4096點快速傅立葉變換(FFT)的專用集成電路(ASIC)進行了可測性設(shè)計。第二章介紹了幾種可測性設(shè)計方法，比較了它們的特點，確定了各自的適用范圍。在此基礎(chǔ)上得到對FFT專用集成電路的可測性設(shè)計的整體方案，即采用內(nèi)建自測試的方法對其中的乘法器和存儲器進行可測性設(shè)計。第三章對內(nèi)建自測試的各個組成部分的理論和

3、電路結(jié)構(gòu)進行了研究。第四章以FFT電路中高速的16×16位定點乘法器為例，實現(xiàn)了該乘法器功能電路的設(shè)計以及內(nèi)建自測試電路的設(shè)計。由于在FFT電路中需要大量的存儲器來完成數(shù)據(jù)接收和中間運算結(jié)果的存儲，而SRAM的片外測試比較困難且速度較慢，所以接下來第五章通過對嵌入式存儲器的故障模型和測試算法的分析，對原有的算法提出了改進，提高了故障覆蓋率，最后運用BIST技術(shù)對SRAM進行了可測性設(shè)計。在文章的總結(jié)中，對所做的工作的創(chuàng)新之處做了比較詳細