用于嵌入式鐵電存儲器的集成鐵電電容研究.pdf

1、近年來，將鐵電材料與半導(dǎo)體器件相結(jié)合的新器件逐漸得到廣泛的應(yīng)用。其中新型非揮發(fā)鐵電存儲器（FeRAM）與傳統(tǒng)的EEPROM 和FLASH 非揮發(fā)存儲器相比，具有操作電壓低、功耗低、信息保持時間長、寫操作速度快、抗輻射等優(yōu)異的特性，非常適合嵌入式應(yīng)用的要求。而鐵電電容是FeRAM 器件的關(guān)鍵組成部分，所以本論文對用于嵌入式鐵電存儲器的集成鐵電電容進行了研究。 鐵電薄膜是鐵電存儲器的基礎(chǔ)，根據(jù)嵌入式鐵電存儲器對鐵電材料的要求，選擇了

2、Zr/Ti比為30/70 的PZT為嵌入式鐵電存儲器用材料。用Sol－Gel法在Pt/Ti/SiO2/Si(100)結(jié)構(gòu)電極上制備出了PbZr0.30Ti0.70O3 、PbZr0.30Ti0.70O3/PbTiO3 和PbTiO3/PbZr0.30Ti0.70O3/PbTiO3等不同結(jié)構(gòu)的鐵電薄膜。對Sol－Gel工藝中溶膠配制、薄膜厚度及均勻性控制、熱處理工藝等三個重要的環(huán)節(jié)進行了優(yōu)化。通過對不同結(jié)構(gòu)鐵電薄膜的微結(jié)構(gòu)與電學(xué)性能討論，

3、指出表面PT層與底部PT層一樣也同樣可增強薄膜的結(jié)晶性能和電學(xué)性能，PT/PZT/PT這種夾心結(jié)構(gòu)是一種優(yōu)化的、適合嵌入式鐵電存儲器用的鐵電薄膜結(jié)構(gòu)。研究了PT層中過量Pb配比對PT/PZT/PT薄膜的微結(jié)構(gòu)與電學(xué)性能的影響，發(fā)現(xiàn)PT層中過量Pb配比對薄膜的結(jié)晶行為的影響很大。PT層中Pb含量是通過影響PT層的結(jié)晶，并作為種子層來影響整個薄膜的結(jié)晶行為，從而進一步影響薄膜的電學(xué)性能。 用SFM的PFM和EFM模式對PT/PZT/

4、PT鐵電薄膜的電疇結(jié)構(gòu)及其極化保持特性進行研究。在PFM模式下，壓電響應(yīng)的IPP、OPP以及振幅和相位圖像中的復(fù)雜疇襯度可歸因于晶粒的結(jié)晶取向和疇排列所致。薄膜的自發(fā)極化電疇主要由極化矢量垂直膜平面方向和偏離膜平面垂直方向的c疇所構(gòu)成。薄膜中的疇壁與C軸取向的薄膜中方向相反的c疇或a疇都可構(gòu)成180o的疇壁，而90o疇壁由a疇與c疇或180oa疇與90oa疇構(gòu)成不同。[111]取向的鐵電薄膜，90o疇壁由垂直膜平面方向上相同、面內(nèi)方向相

5、反，或由垂直膜平面方向上相反、面內(nèi)方向相同的偏離垂直于膜平面方向上的c疇構(gòu)成；而180o的疇壁則為垂直膜平面方向和面內(nèi)方向都相反的偏離垂直于膜平面方向上的c疇構(gòu)成。在EFM模式下，因電場的連續(xù)性和表面吸附電荷的影響，表面電勢圖的襯度區(qū)分度較小，不能觀察到自發(fā)極化的電疇結(jié)構(gòu)，但對外電場的極化有較高的區(qū)分度。用EFM模式研究了電疇極化保持特性，其表面電勢差隨時間的變化遵從指數(shù)函數(shù)變化規(guī)律。 采用常規(guī)的集成電路工藝制備出了較好的集成鐵

6、電電容。分析了集成工藝中鐵電薄膜刻蝕損傷的機理，指出采用重新熱處理的措施，不能完全恢復(fù)刻蝕損傷的原因。 根據(jù)Sol－Gel 薄膜工藝的特點，將鐵電薄膜制備工藝與刻蝕工藝相結(jié)合，提出了一種新的鐵電電容集成工藝方案。避免了常規(guī)集成鐵電電容工藝中鐵電薄膜刻蝕損傷的因素，得到了幾乎無損傷的、有良好電學(xué)特性的Pt/PT/PZT/PT/Pt 集成鐵電電容，可滿足嵌入式鐵電存儲器中對集成鐵電電容的性能要求，且集成工藝與標(biāo)準(zhǔn)的CMOS 完全兼容

7、。 根據(jù)鐵電體的結(jié)構(gòu)特征，將鐵電體的晶體原胞等效為一個偶極子。根據(jù)偶極子在電場下的運動規(guī)律和統(tǒng)計物理學(xué)原理，建立了鐵電電容的物理模型，得到了極化強度與電場之間的關(guān)系表達式。采用不同的實驗結(jié)果對所建的模型進行了驗證，并將所建的模型與通用仿真平臺軟件Hspice 相結(jié)合。利用所建的鐵電電容模型構(gòu)建了鐵電存儲器存儲單元的優(yōu)化設(shè)計仿真電路，完成了所有電路的功能仿真。通過分析位線分布電容對存儲單元數(shù)據(jù)讀出的影響，用所建的鐵電電容模型分析了