時(shí)間交織ADC全數(shù)字校準(zhǔn)算法的研究與設(shè)計(jì).pdf

1、作為連接模擬域與數(shù)字域橋梁的高速高精度ADC一直是通信系統(tǒng)領(lǐng)域的研究熱點(diǎn)。隨著工藝的快速發(fā)展，各種非理想效應(yīng)嚴(yán)重限制了單片ADC的性能。時(shí)間交織ADC(time-interleaved ADC，TIADC)利用多個(gè)ADC并行采樣工作是一種實(shí)現(xiàn)高采樣率的有效方法。然而由于制造工藝偏差以及采樣時(shí)間偏差等非理想因素的存在，導(dǎo)致時(shí)間交織ADC各子通道間出現(xiàn)失配，最終造成系統(tǒng)動(dòng)態(tài)性能下降。
　　本文首先分析了這三種主要通道失配誤差的來(lái)源以及

2、對(duì)TIADC系統(tǒng)性能的影響。針對(duì)最難校準(zhǔn)的時(shí)間誤差，設(shè)計(jì)實(shí)現(xiàn)了一種全數(shù)字校準(zhǔn)算法。該校準(zhǔn)算法包含基于通道互相關(guān)的時(shí)間誤差估計(jì)算法和基于泰勒級(jí)數(shù)展開(kāi)的改進(jìn)高階時(shí)間誤差補(bǔ)償算法，可以滿足在整個(gè)奈奎斯特頻率內(nèi)的有效校準(zhǔn)。整個(gè)校準(zhǔn)算法形成一個(gè)環(huán)路，可實(shí)現(xiàn)誤差的實(shí)時(shí)校正，同時(shí)可以擴(kuò)展到任意通道數(shù)。
　　本文首先基于MATLAB/Simulink搭建了一個(gè)12bit-1GHz四通道TIADC校準(zhǔn)算法模型，在輸入信號(hào)歸一化頻率為fin/fs=0

3、.4064時(shí)，仿真結(jié)果表明，經(jīng)校準(zhǔn)后ENOB從4.84bits提升到11.96bits，SNR提升了42.9dB，證明了本文提出的校準(zhǔn)算法的有效性;接著對(duì)校準(zhǔn)算法進(jìn)行RTL級(jí)設(shè)計(jì)，利用Verilog HDL對(duì)已有校準(zhǔn)算法的行為級(jí)模型進(jìn)行編碼，利用Modelsim完成了校準(zhǔn)算法Verilog代碼的功能仿真;然后將代碼通過(guò)QuartusⅡ綜合下載到FPGA開(kāi)發(fā)板上，完成了校準(zhǔn)算法的硬件實(shí)現(xiàn)和驗(yàn)證;最后，基于SMIC0.18μm工藝完成校準(zhǔn)算