集成電路低功耗內建自測試技術的研究.pdf

1、集成電路技術的發(fā)展使芯片的集成度和復雜度大為提高，從而極大地增加了測試的難度和成本，給集成電路測試帶來了很大的挑戰(zhàn)。同時也對集成電路測試理論的研究和測試技術的研究提出了更加迫切的要求。內建自測試（Built-in-Self-Test，BIST）能夠最大限度地把測試過程集成在芯片內部，同時支持芯片全速測試（At-Speed-Testing），已成為解決芯片測試難題和降低測試成本的主要手段。但內建自測試中的測試向量生成器（Test Patt

2、ern Generator,TPG）產生的隨機測試向量之間的相關性非常低，導致了測試模式下芯片的功耗要遠大于芯片正常工作時的功耗，過高的測試功耗將引起芯片的可靠性和成品率下降，封裝成本的增加和待機時間的縮短。因此，測試模式下的低功耗問題對BIST的廣泛應用提出了新的挑戰(zhàn)。
　　針對測試芯片時產生的高功耗問題，特別是為了解決深亞微米工藝技術和系統(tǒng)芯片（SoC）的發(fā)展而帶來的測試中的高功耗問題，文中研究了一種隨機單輸入跳變（Rando

3、m Single Input Change，RSIC）測試向量生成器的設計方案。在原有線性反饋移位寄存器（Linear Feedback Shift Register，LFSR）的基礎上加入邏輯轉換電路，對LFSR輸出的隨機測試向量進行異或運算，從而得到隨機單輸入跳變測試序列，用于測試時可降低被測電路的開關翻轉率，實現測試期間的低功耗。理論分析和功耗仿真結果表明，在對被測電路測試時，隨機單輸入跳變測試向量比傳統(tǒng)的隨機測試向量產生的功耗更

4、低，研究結果進一步完善了單輸入跳變測試理論。
　　研究了內建自測試技術并在FPGA硬件平臺上加以實現。用VHDL語言描述了BIST結構中的測試向量生成模塊（Test Pattern Generation,TPG）、測試響應分析模塊（Test Response Analyzer,TRA）、測試控制模塊（Test controller,TC）和被測內核，在FPGA Advantage集成環(huán)境下進行了模擬仿真并用FPGA（EP1C6Q2

5、40C8）加以實現。理論分析與模擬仿真的結果和基于KH-310開發(fā)平臺的硬件驗證，證實了這種內建自測試原理電路實現方法是正確、有效的。將這種方法運用于ASIC、IC或IP內核的BIST中可縮短測試時間、降低測試成本。
　　提出了一種新型“柔性信號處理電路”的實現方法，它是以CMOS工藝制作的電荷耦合器件（Charge Coupled Devices,CCD）為核心構造一個FIR（Finite Impulse Response，FI

6、R）濾波器電路，該電路可以作為信號調理電路，對儀器、傳感器之類的測量系統(tǒng)的頻率特性進行后續(xù)處理，以達到展寬工作頻帶減少測試失真的目的。這種信號處理電路的主要優(yōu)點是具有“柔性”，只要對CCD器件工作時的時鐘頻率加以變化，就可以適用于多種測量系統(tǒng)，具有較大的實際工程應用價值。另一方面，在用超大規(guī)模集成電路實現FIR濾波器時，由于高度的集成化和設計上的優(yōu)化使得對濾波器的測試變得非常困難，尤其是隨著人們對FIR濾波器性能要求的日益提高，濾波器的