集成電路低功耗設(shè)計(jì)方法研究【文獻(xiàn)綜述】

1、畢業(yè)設(shè)計(jì)文獻(xiàn)綜述畢業(yè)設(shè)計(jì)文獻(xiàn)綜述電子信息科學(xué)與技術(shù)電子信息科學(xué)與技術(shù)集成電路低功耗設(shè)計(jì)方法研究集成電路低功耗設(shè)計(jì)方法研究摘要:隨著IC制造工藝達(dá)到納米級(jí)，功耗問題已經(jīng)與面積、速度一樣受到人們關(guān)注，并成為制約集成電路發(fā)展的關(guān)鍵因素之一。同時(shí)，由于電路特征尺寸的縮小，之前相比于電路動(dòng)態(tài)功耗可以忽略的靜態(tài)漏功耗正不斷接近前者，給電路低功耗設(shè)計(jì)提出了新課題，即低漏功耗設(shè)計(jì)。本文將分析納米工藝下芯片功耗的組成和對(duì)低漏功耗進(jìn)行研究的重要性，然后介紹

2、目前主要的低功耗設(shè)計(jì)方法。此外，由于ASIC技術(shù)是目前集成電路發(fā)展的趨勢和技術(shù)主流，而標(biāo)準(zhǔn)單元是ASIC設(shè)計(jì)快速發(fā)展的重要支撐，本文在最后提出了標(biāo)準(zhǔn)單元包低漏功耗設(shè)計(jì)方法，結(jié)合電路級(jí)的功耗優(yōu)化技術(shù)，從而拓寬ASIC功耗優(yōu)化空間。關(guān)鍵字：低功耗，標(biāo)準(zhǔn)單元，ASIC設(shè)計(jì)前言：自1958年德克薩斯儀器公司制造出第一塊集成電路以來，集成電路產(chǎn)業(yè)一直以驚人的速度發(fā)展著，到目前為止，集成電路基本遵循著摩爾定律發(fā)展，即集成度幾乎每18個(gè)月翻一番。隨著

3、制造工藝的發(fā)展，IC設(shè)計(jì)已經(jīng)進(jìn)入了納米級(jí)時(shí)代：目前國際上能夠投入大規(guī)模量產(chǎn)的最先進(jìn)工藝為40nm，國內(nèi)的工藝水平正將進(jìn)入65nm；2009年，Intel酷睿i系列創(chuàng)紀(jì)錄采用了領(lǐng)先的32nm工藝，并且下一代22nm工藝正在研發(fā)中。但伴隨電路特征尺寸的減小，電路功耗數(shù)值正呈指數(shù)上升，集成電路的發(fā)展遭遇了功耗瓶頸。功耗問題已經(jīng)同面積和速度一樣受到人們重視，成為衡量IC設(shè)計(jì)成功與否的重要指標(biāo)之一。若在設(shè)計(jì)時(shí)不考慮功耗而功利地追求集成度的提高，則

4、可能會(huì)使電路某些部分因功耗過大引起溫度過高而導(dǎo)致系統(tǒng)工作不穩(wěn)定或失效。如Intel的1.5GHzPentiumⅣ處理器，擁有的晶體管數(shù)量高達(dá)4200萬只，功率接近95瓦，整機(jī)生產(chǎn)商不得不為其配上了特大號(hào)風(fēng)扇來維持其正常工作。功耗的增大不僅將導(dǎo)致器件的可靠性降低、芯片的穩(wěn)定性下降，同時(shí)也給芯片的散熱和封裝帶來問題。因此，功耗已經(jīng)成為阻礙集成電路進(jìn)一步發(fā)展的難題之一，低功耗設(shè)計(jì)也已成為集成電路的關(guān)鍵設(shè)計(jì)技術(shù)之一。一、電路功耗的組成CMOS電

5、路中有兩種主要的功耗來源，動(dòng)態(tài)功耗和靜態(tài)功耗。其中，動(dòng)態(tài)功耗包括負(fù)載電容的充放電功耗(交流開關(guān)功耗)和短路電流引起的功耗；靜態(tài)功耗主要是由漏電流引起的功耗，如圖1所示。圖2：Intel公司CPU單位面積功耗變化趨勢圖中白色柱狀圖表示晶體管集成度以100%程度提高時(shí)，動(dòng)態(tài)和靜態(tài)功耗變化趨勢，灰色柱狀圖表示晶體管集成度以50%程度提高時(shí)，動(dòng)態(tài)和靜態(tài)功耗變化趨勢。可見，若CPU集成度以50%提高時(shí)，盡管動(dòng)態(tài)功耗不斷下降，但靜態(tài)功耗急速提升，總

6、功耗仍將不斷攀升；若集成度采用傳統(tǒng)習(xí)慣的100%提高，則兩者功耗都在增大，而靜態(tài)功耗的比例會(huì)越來越重；當(dāng)達(dá)到45nm工藝時(shí)，靜態(tài)與動(dòng)態(tài)功耗基本持平。注意到，圖中的縱坐標(biāo)是以10倍比例遞增的，可見功耗增長速度之快。因此，研究電路的靜態(tài)功耗已成為低功耗設(shè)計(jì)不可忽略和回避的問題，并且將導(dǎo)致低功耗設(shè)計(jì)研究方向和重心的偏移。低漏功耗的研究對(duì)于集成電路的進(jìn)一步發(fā)展具有至關(guān)重要的影響。二、功耗優(yōu)化技術(shù)功耗分為動(dòng)態(tài)功耗和靜態(tài)功耗，功耗優(yōu)化技術(shù)亦可分為兩

7、類。目前動(dòng)態(tài)功耗優(yōu)化方面主要有：1.多電源供電法，即對(duì)芯片中高性能模塊供高電壓，低性能模塊供低電壓，這種方法目前在手持設(shè)備芯片中用的較多。2.時(shí)鐘屏蔽法，目前芯片的時(shí)鐘信號(hào)要消耗40~50%的動(dòng)態(tài)功耗，所以在芯片工作時(shí)，將閑置模塊內(nèi)的時(shí)鐘信號(hào)屏蔽掉，可以節(jié)約大量的動(dòng)態(tài)功耗。3.動(dòng)態(tài)功耗管理方法，如動(dòng)態(tài)變頻法，即在芯片工作負(fù)荷較小時(shí)，降低工作頻率和供電電壓，以達(dá)到降低動(dòng)態(tài)功耗的目的；此外在工作溫度超限時(shí)，也自動(dòng)進(jìn)行降頻，達(dá)到保護(hù)芯片的目的

8、。4.多核并行運(yùn)算法，通過多核并行分擔(dān)工作負(fù)荷，使芯片可以使用較低的工作頻率滿足同樣性能要求，同樣達(dá)到降低動(dòng)態(tài)功耗目的。靜態(tài)功耗優(yōu)化包括亞閾值漏電流和柵極漏電流優(yōu)化。在柵極漏電流優(yōu)化方面，由于PMOS晶體管的隧穿電流大大低于NMOS，導(dǎo)致PMOS晶體管的柵漏電流遠(yuǎn)低于NMOS，所以P型電路成為重要的研究方向，就目前來說，使用輸入端重排序法，可以使柵極漏電流的產(chǎn)生概率最小。在亞閾值漏電流優(yōu)化方面，主要有：1.雙閾值電壓法，即在同一電路中用