基于折疊計數(shù)器的集成電路低功耗BIST研究.pdf_第1頁
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文檔簡介

1、BIST為復(fù)雜電路的測試提供了一種很有前途的解決方案，但由于本身存在的特點，致使電路在測試過程中出現(xiàn)新的問題——測試功耗過高。特別是針對有功耗約束的電路，這種問題就更加突出。過高的測試功耗不但影響電路性能的可靠性，甚至?xí)闺娐返某善仿氏陆?。因此，低功耗BIST測試已成為研究中的熱點問題，本論文主要研究混合BIST低功耗測試方法，以及將功耗和編碼二者結(jié)合的完全確定性低功耗測試方法。其中主要內(nèi)容如下： 1低功耗BIST方法的概述：列

2、舉了當前各種低功耗BIST測試方案，分析了各自的特點，并對他們進行了分類說明。 2提出了一種混合BIST低功耗測試方案：根據(jù)混合BIST測試方案的特點，利用門控時鐘測試方法實現(xiàn)了混合BIST中偽隨機低功耗測試；在確定性測試中利用加載到CUT上折疊序列的特點，調(diào)整加載折疊序列的順序，改善相鄰序列之間的相關(guān)性，顯著減少了測試過程中電路上的跳變數(shù)值，從而大大降低了測試功耗。 3完全確定性BIST低功耗測試方案研究：針對電路完全

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