基于遺傳—折疊計(jì)數(shù)的低功耗確定BIST研究.pdf

1、集成電路的發(fā)展在降低芯片制造成本和加快芯片投放市場(chǎng)速度的同時(shí)，增加了測(cè)試難度?？蓽y(cè)性設(shè)計(jì)技術(shù)的發(fā)展，尤其是內(nèi)建自測(cè)試技術(shù)的出現(xiàn)，簡(jiǎn)化了芯片測(cè)試過(guò)程，卻又使得降低芯片測(cè)試功耗成為測(cè)試開(kāi)發(fā)的主要目標(biāo)之一。芯片測(cè)試功耗主要取決于供電電壓、時(shí)鐘頻率和電路中的翻轉(zhuǎn)活動(dòng)三方面。如果為了降低功耗而減少供電電壓或時(shí)鐘頻率，又會(huì)增加測(cè)試時(shí)間，影響測(cè)試效率，并會(huì)使得一些在高頻測(cè)試下才能顯現(xiàn)的故障難以被測(cè)出。因此惟有減少測(cè)試期間電路中的翻轉(zhuǎn)活動(dòng)才是降低測(cè)試功

2、耗最可行的途徑。 目前面向低功耗內(nèi)建自測(cè)試的研究主要有低功耗測(cè)試向量生成技術(shù)、改進(jìn)掃描鏈結(jié)構(gòu)、設(shè)計(jì)掃描單元和電路分割技術(shù)等。本文主要對(duì)低功耗測(cè)試向量生成技術(shù)進(jìn)行研究。針對(duì)BIST確定測(cè)試的功耗問(wèn)題，研究?jī)?yōu)化算法和確定測(cè)試的“存儲(chǔ)與生成”技術(shù)，主要從設(shè)計(jì)向量排序優(yōu)化算法和改進(jìn)向量生成電路兩方面實(shí)現(xiàn)低功耗。在向量排序優(yōu)化策略的選擇上，由于遺傳演化方法使用概率搜索技術(shù)，更有利于全局優(yōu)化，因此本文采用遺傳算法對(duì)測(cè)試向量進(jìn)行優(yōu)化排序。在減

3、少被測(cè)電路翻轉(zhuǎn)的遺傳算法基礎(chǔ)上，本文增加對(duì)減少ATPG電路翻轉(zhuǎn)的考慮，設(shè)計(jì)了雙目標(biāo)優(yōu)化遺傳算法。根據(jù)實(shí)際運(yùn)算的需要，設(shè)計(jì)了與測(cè)試向量等值的十進(jìn)制整數(shù)編碼；設(shè)計(jì)了相應(yīng)的雙目標(biāo)適應(yīng)度評(píng)價(jià)函數(shù)以及選擇、變異和交叉概率。在改進(jìn)向量生成電路方面，本文ATPG電路采用了折疊計(jì)數(shù)思想，改進(jìn)傳統(tǒng)折疊計(jì)數(shù)方法以提高向量相關(guān)性，并改進(jìn)相應(yīng)的ATPG電路，對(duì)優(yōu)化后的向量進(jìn)行不重播種的測(cè)試向量生成，從而減少被測(cè)電路和ATPG電路的翻轉(zhuǎn)，以盡可能降低功耗。最后，