低功耗可擴(kuò)展FFT專用集成電路的設(shè)計.pdf

1、由于數(shù)字信號處理具有精度高、靈活性好、抗干擾能力強(qiáng)、易于大規(guī)模集成等優(yōu)點,目前已在眾多領(lǐng)域取代了傳統(tǒng)的模擬信號處理。在各種數(shù)字信號處理算法中起著核心作用的是離散傅里葉變換(DFT),但是由于離散傅里葉變換計算量大,且要求占用的內(nèi)存大,難以實現(xiàn)實時處理,限制了其應(yīng)用。Cooley和Tukey在1965年提出的快速傅里葉變換算法(FFT)使離散傅里葉變換的運算速度提高了幾百倍,解決了數(shù)字信號處理實現(xiàn)和應(yīng)用的瓶頸,快速傅里葉變換處理器也因此成

2、為數(shù)字信號處理中最基本也是最重要的一個單元,目前已廣泛地應(yīng)用于數(shù)字通信、語音信號處理、圖象處理、生物醫(yī)學(xué)工程、雷達(dá)、地震、天文等領(lǐng)域。
　　 由于專用集成電路在功耗方面的優(yōu)勢,本課題采用ASIC方法對FFT處理器進(jìn)行設(shè)計,并且將該FFT處理器設(shè)計成可擴(kuò)展的,可以根據(jù)需要配置進(jìn)行8點、16點、32點、64點、128點、256點、512點和1024點的運算。本文首先闡述了數(shù)字信號處理理論中快速傅立葉變換的理論基礎(chǔ),通過對比不同基算法

3、的復(fù)雜度以及對功耗的影響,采用按時間抽取的基2算法設(shè)計該FFT處理器。然后討論了FFT的順序結(jié)構(gòu)、級聯(lián)結(jié)構(gòu)、并行結(jié)構(gòu)和陣列結(jié)構(gòu),本設(shè)計根據(jù)低功耗的要求選扦了順序結(jié)構(gòu)。本設(shè)計還將長位寬的存儲器分割成兩個短位寬的存儲器,并在蝶形運算單元中通過數(shù)學(xué)變換將實數(shù)乘法器的個數(shù)從4個減少為3個,進(jìn)一步降低了功耗。通過對乘法器的討論,選擇使用了改進(jìn)的Booth編碼乘法器。本文還對存儲器的地址生成算法進(jìn)行了詳細(xì)的討論。該FFT處理器在存儲器讀寫和蝶形單元

4、的運算之間采用流水線方法,提高了處理速度。此外,本文還對設(shè)計的各個階段運用的低功耗方法進(jìn)行了闡述,對功耗進(jìn)行了分析。
　　 該低功耗可擴(kuò)展的FFT處理器采用Vcrilog HDL進(jìn)行代碼編寫,用Modelsim進(jìn)行功能仿真,用Xilinx的FPGA進(jìn)行了驗證,最后采用SMIC0.18μm CMOS工藝庫進(jìn)行綜合及布局布線,并根據(jù)項目需要成功實現(xiàn)了擴(kuò)展為8-256點的FFT處理器的流片。測試結(jié)果表明:該FFT處理器的計算誤差低于3