鎖相環(huán)內(nèi)建自測(cè)試研究.pdf

1、隨著鎖相環(huán)在系統(tǒng)芯片中的廣泛應(yīng)用，鎖相環(huán)測(cè)試顯得越來(lái)越重要。傳統(tǒng)鎖相環(huán)測(cè)試主要依賴昂貴外部測(cè)試設(shè)備，不但增加測(cè)試成本，而且易引入測(cè)試噪聲，降低測(cè)試精度，無(wú)法滿足大規(guī)模測(cè)試需求?；趦?nèi)建自測(cè)試原理(Built-in Self-Test，BIST)的鎖相環(huán)測(cè)試技術(shù)可以有效解決這些問(wèn)題。
　　本文首先綜述了結(jié)構(gòu)級(jí)BIST技術(shù)和參數(shù)級(jí)BIST技術(shù)，重點(diǎn)闡述片上抖動(dòng)測(cè)量技術(shù)(Built-in JitterMeasurement，BIJM)，

2、分析對(duì)比各種BIJM測(cè)量電路，總結(jié)欠采樣技術(shù)適用于周期（間）抖動(dòng)測(cè)量，游標(biāo)延時(shí)鏈技術(shù)(Vernier Delay Line，VDL)更適合測(cè)量時(shí)間抖動(dòng)。其中，前者測(cè)量范圍大，受PVT影響小，但忽略了長(zhǎng)周期抖動(dòng)測(cè)量，同時(shí)存在量化誤差，影響測(cè)量精度;后者可以實(shí)現(xiàn)亞皮秒級(jí)分辨率，但易受到PVT等因素影響，測(cè)量精度并不理想。本文重點(diǎn)研究這兩種抖動(dòng)測(cè)量技術(shù)，實(shí)現(xiàn)各種類型抖動(dòng)的高精度測(cè)量。
　　本文的主要工作如下:
　　高精度欠采樣抖動(dòng)

3、測(cè)量技術(shù):(1)提出了一種高精度欠采樣抖動(dòng)測(cè)量電路，該電路具有兩種工作模式:在周期（間）抖動(dòng)測(cè)量模式下，采用中央對(duì)齊處理技術(shù)，將采樣輸出信號(hào)中的不穩(wěn)定跳變位按照其中間點(diǎn)對(duì)齊，得到被測(cè)信號(hào)中的周期（間）抖動(dòng)值;在長(zhǎng)周期抖動(dòng)測(cè)量模式下，采用周期對(duì)齊處理技術(shù)，將采樣輸出信號(hào)中的不穩(wěn)定跳變位按照固定的周期對(duì)齊并分析處理，得到被測(cè)信號(hào)中的長(zhǎng)周期抖動(dòng)值。(2)針對(duì)欠采樣測(cè)量過(guò)程中的精度問(wèn)題，本文分別分析了測(cè)量分辨率、采樣時(shí)鐘偏差、采樣時(shí)鐘抖動(dòng)對(duì)精度

4、的影響，針對(duì)測(cè)量分辨率引起的誤差問(wèn)題，提出了一種修正算法。仿真結(jié)果表明:針對(duì)多組測(cè)試數(shù)據(jù)，周期間抖動(dòng)測(cè)量平均誤差是15.01％;長(zhǎng)周期抖動(dòng)測(cè)量平均誤差是3.34％。
　　多分辨率VDL抖動(dòng)測(cè)量技術(shù):(1)改進(jìn)了一種多分辨率VDL抖動(dòng)測(cè)量電路(VVDL)，該電路由粗細(xì)兩種分辨率的延時(shí)鏈組成，在各粗細(xì)延時(shí)鏈中存在兩種不同延時(shí)差。VVDL可以大幅減少延時(shí)鏈的級(jí)數(shù)，降低PVT對(duì)測(cè)量精度的影響。(2)改進(jìn)了一種高精度數(shù)控延時(shí)單元;并對(duì)鑒相器

5、進(jìn)行優(yōu)化設(shè)計(jì)，實(shí)現(xiàn)高分辨率鑒相功能。(3)改進(jìn)了一種數(shù)控自校正方案，包括校準(zhǔn)、校正、校準(zhǔn)三步，保證測(cè)量范圍并提高了測(cè)量精度。仿真結(jié)果表明:經(jīng)校正后，VVDL電路粗分辨率是15.4ps，細(xì)分辨率是2.1ps，測(cè)量誤差僅為2.11％，相同條件下傳統(tǒng)VDL的測(cè)量誤差是20.2％。VVDL電路在BC（FF/0℃/1.32V）/WC(SS/125℃/1.08V)情況下，測(cè)量誤差分別是1.74％、7.8％。
　　本文在TSMC130nm工藝節(jié)