超大規(guī)模集成電路的內(nèi)建自測試(BIST)技術(shù)研究.pdf

1、隨著超大規(guī)模集成電路(Very Large Scale Integrated circuites,VLSI)設(shè)計和制造技術(shù)地迅速發(fā)展,電路尺寸日益減小,復(fù)雜程度愈來愈高,VLSI測試成為迫切需要解決的問題,而可測性設(shè)計(Design For Testability,DFT)成為解決當(dāng)前VLSI測試問題的主要手段,內(nèi)建自測試(Built-In Self-Test,BIST)以其較高的故障故障覆蓋率和能完成自測試的優(yōu)點成為一種廣泛應(yīng)用的 D

2、FT技術(shù)。近年來,邊界掃描(Boundary Scan,BS)和內(nèi)建自測試相結(jié)合的測試技術(shù)也成為測試領(lǐng)域研究的焦點。
　　本文首先針對 VLSI測試所面臨的困難,依據(jù)電路分塊測試的思想,研究分析了數(shù)字集成電路的分塊方法和分塊電路的測試方法。在此基礎(chǔ)上,根據(jù)內(nèi)建自測試(Built-In Self-Test)可層次化設(shè)計的特點,提出對底層的VLSI子塊進(jìn)行內(nèi)建自測試設(shè)計的方案,實現(xiàn)了VLSI_BIST(Built-In Self-Te

3、st)子塊中各模塊的功能仿真。最后基于邊界掃描 IEEE1149.1標(biāo)準(zhǔn)設(shè)計了 VLSI子塊級 BIST測試架構(gòu),即JTAG_BIST架構(gòu),完成了JTAG_BIST測試接口設(shè)計和VLSI_BIST子塊關(guān)鍵技術(shù)的設(shè)計,并進(jìn)行功能仿真驗證,最終實現(xiàn)了上層測試系統(tǒng)通過 JTAG_BIST測試接口控制下層VLSI_BIST子塊進(jìn)行自測試。本文的主要工作和創(chuàng)新點是提出VLSI子塊的內(nèi)建自測試設(shè)計方案,即基于邊界掃描并行鏈的 VLSI子塊級 BIS