CMOS工藝中提高DRAM保持時間的研究.pdf

1、動態(tài)隨機存儲器(DRAM)具有很低的單元存儲成本和很高的集成密度,使它成為了商用中最廣泛使用的半導體存儲器。最近幾年,隨著計算機硬件和軟件的快速發(fā)展,對先進的計算動態(tài)隨機存儲器(DRAM)模塊的要求一直在迅猛增長。與此同時,DRAM的體積和功耗還在不斷地減小以滿足先進計算應用的要求。
　　 DRAM是利用電容器上的電荷存儲來代表存儲的二進制數據值,之所以稱為動態(tài)的是因為存儲的電荷即便在持續(xù)施加電源的情況下也會泄露掉,所以,必須以

2、一定的周期性間隔對單元進行讀取和刷新。刷新的時間間隔越短功耗就會越大,提高DRAM的保持時間就可以使刷新的頻率降低,從而達到減小功耗的目的。由于DRAM單元尺寸不斷地等比例縮小,要使新一代DRAM產品能夠維持甚至超過上一代DRAM的保持時間成為一個具有很大挑戰(zhàn)性的課題。不僅要在更小的面積上制造出具有相近電容值的電容,而且需要更有效地抑制各種各樣的漏電流。
　　 本文主要研究CMOS工藝中如何提高DRAM的保持時間。為了把電容做得

3、更大,研究了具有較高介電常數的新介質材料Al2O3的各種電特性,并最終采用原子層沉積(ALD)的方法把它成功地運用到工藝中去。電容的耗盡層如果太厚會降低電容的實際電容值,我們通過對耗盡層的厚度與參雜雜質的各種條件做了深入的研究,有效地降低了耗盡層的厚度提高了電容值。雖然電容在水平方向上的單位面積減小了(芯片尺寸減小),但是我們抓住垂直方向上的電容面積展開研究,開創(chuàng)性地運用兩層不同的電介質及靈活運用干法刻蝕、濕法刻蝕相結合的方法成功地制作

4、出高度達到20千埃的電容,而且電容頂部不會由于電容高度太高而在刻蝕時造成破壞。在抑制漏電流方面,分析了各種漏電流產生的機理及其對DRAM保持時間影響的程度,抓住兩個最主要的漏電流來展開研究,PN節(jié)的漏電流和MOS管的亞閾值漏電流。針對PN節(jié)的漏電流,我們通過研究開發(fā)出一種新穎的MOS器件,這種器件在源漏端具有不對稱的PN節(jié),不僅可以有效地減小PN節(jié)的漏電流,而且能有效地抑制短溝道效應。針對MOS管的亞閾值漏電流,理論分析相對簡單一些,通