建立時間、保持時間、競爭和冒險(xiǎn)

1、和可靠性有關(guān)的幾個概念和可靠性有關(guān)的幾個概念建立時間和保持時間建立時間和保持時間圖1建立時間（setuptime）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間（holdtime）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求，當(dāng)然在一些情況下，建立時間和保

2、持時間的值可以為零。PLDFPGA開發(fā)軟件可以自動計(jì)算兩個相關(guān)輸入的建立和保持時間（如圖2）競爭和冒險(xiǎn)競爭和冒險(xiǎn)幾乎所有關(guān)于數(shù)字電路的教材，都會提到數(shù)字電路中的競爭和冒險(xiǎn)問題，但是這個問題往往被我們忽略。我們可以先來回顧一下關(guān)于競爭和冒險(xiǎn)的一些基本概念。PLDPLD內(nèi)部毛刺產(chǎn)生的原因內(nèi)部毛刺產(chǎn)生的原因我們在使用分立元件設(shè)計(jì)數(shù)字系統(tǒng)時，由于PCB走線時，存在分布電感和電容，所以幾納秒的毛刺將被自然濾除，而在PLD內(nèi)部決無分布電感和電容，所

3、以在PLDFPGA設(shè)計(jì)中，競爭和冒險(xiǎn)問題將變的較為突出。FPGAFPGA中的冒險(xiǎn)現(xiàn)象中的冒險(xiǎn)現(xiàn)象冒險(xiǎn)往往會影響到邏輯電路的穩(wěn)定性。時鐘端口、清零和置位端口對毛刺信號十分敏感，任何一點(diǎn)毛刺都可能會使系統(tǒng)出錯，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問題。判斷一個邏輯電路在某些輸入信號發(fā)生變化時是否會產(chǎn)生冒險(xiǎn)，首先要判斷信號是否會同時變化，然后判斷在信號同時變化的時候，是否會產(chǎn)生冒險(xiǎn)，這可以通過邏輯函數(shù)的卡諾圖或

4、邏輯函數(shù)表達(dá)式來進(jìn)行判斷。對此問題感興趣的讀者可以參考有關(guān)脈沖與數(shù)字電路方面的書籍和文章。如何處理毛刺如何處理毛刺我們可以通過改變設(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競爭冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。毛刺并不是對所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時

5、間，就不會對系統(tǒng)造成危害，我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。根據(jù)這個特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘柕淖兓及l(fā)生在時鐘沿，只要毛刺不出現(xiàn)在時鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。（由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時間）以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時，我們必須手工修改電路來去除毛刺。我們通常使用“采樣“的方法。一般說來，冒險(xiǎn)出

6、現(xiàn)在信號發(fā)生電平轉(zhuǎn)換的時刻，也就是說在輸出信號的建立時間內(nèi)會發(fā)生冒險(xiǎn)，而在輸出信號的保持時間內(nèi)是不會有毛刺信號出現(xiàn)的。如果在輸出信號的保持時間內(nèi)對其進(jìn)行“采樣“，就可以消除毛刺信號的影響。有兩種基本的采樣方法：一種方法是在輸出信號的保持時間內(nèi)，用一定寬度的高電平脈沖與輸出信號做邏輯“與“運(yùn)算，由此獲取輸出信號的電平值。圖6.23說明了這種方法，采樣脈沖信號從輸入引腳“SAMPLE“引入。從圖6.24的仿真波形上可以看出，毛刺信號出現(xiàn)在“