超深亞微米超大規(guī)模集成電路層次化SI物理設(shè)計流程的應(yīng)用.pdf

1、隨著集成電路規(guī)模的不斷增大，IC設(shè)計對現(xiàn)有的EDA軟件提出了更高要求，尤其是對后端的布局布線軟件；當(dāng)設(shè)計達(dá)到一定規(guī)模時，物理上的層次化設(shè)計不可避免的要被用到；在90nm或90nm以下的設(shè)計中，由于物理幾何尺寸越來越小，信號完整性問題也是一個重要的話題；而本文探討的正是結(jié)合兩者的層次化(hierarchy)物理設(shè)計的信號完整性(SI--Signal Integrity)的問題。本文的工作重點是結(jié)合Synopsys公司的扁平設(shè)計信號完整性流

2、程(FDFSI：Flattening Physical DesignFlow with SI)的特點，對Synopsys的層次化物理設(shè)計流程(HDF：HierarchicalPhysical Design Flow without SI)進(jìn)行了改進(jìn)，發(fā)展出新的層次化信號完整性的物理設(shè)計流程(HDFSI：Hierarchical Physical Design Flow with SignalIntegrity)。
　　 本文探討

3、了SI的一些基本問題。對扁平化物理設(shè)計而言，對信號完整性收斂產(chǎn)生不利影響的主要有以下幾個因素：互連耦合電容引起的串?dāng)_噪聲(Crosstalk)、電流流過電源/地網(wǎng)絡(luò)產(chǎn)生的直流電壓降(Voltage IR Drop)，電流密度過高引起的電遷移(Electro Migration)，以及其它一些相關(guān)于芯片制造的問題(天線效應(yīng)，金屬填充)。其中，對于深亞微米集成電路影響最大的是互連耦合電容引起的串?dāng)_。而在層次化物理設(shè)計中，由于其特殊性，EDA

4、軟件通常在頂層將子模塊看成是黑盒子，因此，布線引擎、優(yōu)化引擎(修復(fù)SI問題)和時序分析引擎看不見底層的狀況，而在低層也看不見頂層的狀況，所以，層次化物理設(shè)計主要解決的信號完整性問題集中在靠近/跨越子模塊邊界的信號線之間的耦合電容引起的串?dāng)_。
　　 本文的組織如下：首先介紹了影響信號完整性的各種因素和設(shè)計的不同階段，信號完整性的解決方案；然后重點介紹了Synopsys公司的90nm或90nm以下的超大規(guī)模設(shè)計中層次化信號完整性(h