容錯(cuò)處理器陣列的高效重構(gòu)技術(shù).pdf

1、隨著超大規(guī)模集成電路(VLSI)設(shè)計(jì)技術(shù)和集成工藝的不斷發(fā)展，芯片上的處理單元的集成度越來越高。這些被集成的處理單元以網(wǎng)狀連接形式形成陣列。對(duì)于數(shù)量眾多的處理單元來說，如果芯片使用時(shí)間過長，或者外界環(huán)境比較惡劣，那么，芯片中就可能出現(xiàn)故障單元。因此，VLSI陣列的容錯(cuò)技術(shù)就顯得尤為重要。
　　 VLSI陣列的容錯(cuò)技術(shù)主要包括兩種：冗余方法和可降階的方法。其中，可降階的方法是當(dāng)出現(xiàn)故障單元時(shí)，使用現(xiàn)有的無故障單元重新構(gòu)造一個(gè)滿足特

2、定條件的子陣列的方法，用這種方法構(gòu)造的子陣列是一個(gè)只包含無故障單元的子陣列，這種子陣列被稱為目標(biāo)陣列(或者邏輯陣列)。因此，這種方法的目標(biāo)就是在某些限制條件下(例如開關(guān)機(jī)制等)，在一個(gè)含有故障單元的主陣列上重新構(gòu)造一個(gè)無故障的目標(biāo)陣列。
　　 在加速高性能子陣列的構(gòu)造算法中，對(duì)現(xiàn)有的重構(gòu)算法予以改進(jìn)。新算法在最好的情況下只需要進(jìn)行1次賦值操作，在最壞情況下只需進(jìn)行1次加法和1次比較操作，而原算法則需5次操作(1次賦值，2次加法和

3、2次比較)。實(shí)驗(yàn)結(jié)果表明，與原算法相比，運(yùn)行時(shí)間縮短了28％，并且重構(gòu)后的子陣列的內(nèi)部連接長度的誤差被控制在可以接受的范周內(nèi)。
　　 在構(gòu)造溫控子陣列部分，提出了構(gòu)造溫控子陣列的方法。構(gòu)造了最大的溫控子陣列，對(duì)這個(gè)最大溫控子陣列進(jìn)行優(yōu)化，并提出了溫控子陣列的溫度的下界，以此來衡量算法的優(yōu)劣。實(shí)驗(yàn)分別對(duì)故障單元隨機(jī)分布和聚集分布的情況進(jìn)行討論。軟件模擬結(jié)果顯示，在故障單元隨機(jī)分布的情況下，當(dāng)故障率很大時(shí)，優(yōu)化后的溫控子陣列的平均溫