容錯(cuò)處理器陣列的重構(gòu)算法.pdf

1、當(dāng)今一個(gè)主要趨勢就是在一個(gè)芯片上集成大量的處理器，構(gòu)成多核系統(tǒng)以實(shí)現(xiàn)高性能，而不是像過去那樣單純的依靠提高處理器的頻率。這些集成度很高的處理器陣列通過并行和特定指令優(yōu)化來解決當(dāng)前日趨復(fù)雜的實(shí)際應(yīng)用。集成度的日益增高和實(shí)際應(yīng)用中的復(fù)雜環(huán)境，使得芯片在制造及后期使用中內(nèi)部器件不可避免的發(fā)生故障。因此迫切需要高效的容錯(cuò)技術(shù)來提高芯片的可靠性和延長設(shè)備的使用壽命。
　　 本文利用降階重構(gòu)的方法，在處理器陣列的容錯(cuò)方法方做了兩方面的內(nèi)容:

2、一是提出了新的啟發(fā)式方法降低了兩種流行算法的重構(gòu)費(fèi)用;二是首次解決了包含開關(guān)故障的處理器陣列重構(gòu)問題。
　　 現(xiàn)有算法都是在無故障處理單元的集合上進(jìn)行重構(gòu)的，而在選路約束下那些不能參與選路的無故障單元也參與了選路計(jì)算。本研究根據(jù)故障處理單元的分布，利用啟發(fā)式的方法快速識別和標(biāo)記那些不能參與選路的無故障單元，從而縮減了重構(gòu)問題的規(guī)模，降低了重構(gòu)的費(fèi)用。實(shí)驗(yàn)結(jié)果表明，提出的算法能夠降低兩種流行重構(gòu)算法的運(yùn)行時(shí)間，最大可分別降低48％