VLSI處理器陣列重構(gòu)算法研究.pdf

1、網(wǎng)狀連接（mesh）的超大規(guī)模集成電路（VLSI）陣列是一種應(yīng)用廣泛的高性能多核處理器體系結(jié)構(gòu)，但隨著VLSI的集成密度的不斷提高，多核處理器芯片在生產(chǎn)和制造過(guò)程中很難保證不出現(xiàn)功能瑕疵的處理器，其內(nèi)部鏈路結(jié)構(gòu)也不可比避免的會(huì)發(fā)生故障。另外，在芯片使用過(guò)程中，由于溫度過(guò)高、臨時(shí)占用等原因也會(huì)造成芯片內(nèi)的部分單元和鏈路產(chǎn)生短暫的功能故障，所以多處理器陣列的容錯(cuò)重構(gòu)技術(shù)是保證系統(tǒng)穩(wěn)定性關(guān)鍵點(diǎn)之一。
　　對(duì)于二維網(wǎng)狀連接的處理器陣列的重

2、構(gòu)問(wèn)題，低功耗是廣泛關(guān)注問(wèn)題。顯然，減少超大規(guī)模集成電路陣列處理元件之間的互連長(zhǎng)度有利于降低電容、功耗和動(dòng)態(tài)通信成本。雖然已有大量研究提出在處理器陣列中減少互連長(zhǎng)度的啟發(fā)式算法。然而，最終生成的陣列中還是還包含大量的長(zhǎng)連接。針對(duì)二維緊耦合目標(biāo)陣列的重構(gòu)問(wèn)題，本文提出了二維網(wǎng)狀鏈接的大規(guī)模集成電路處理器陣列的整數(shù)規(guī)劃降階重構(gòu)模型，使得緊耦合目標(biāo)陣列可以通過(guò)使用高效的整數(shù)求解器來(lái)構(gòu)造，新模型在陣列的行和列方向的同時(shí)減少互連長(zhǎng)度，可以產(chǎn)生互連

3、長(zhǎng)度最短的子陣列。
　　三維（3D）處理器陣列相比二維（2D）處理器陣列具有減少互連延遲，消耗更少的功率和提高帶寬的好處。然而，由于高集成密度，在制造過(guò)程中以及在大規(guī)模并行計(jì)算的故障發(fā)生的概率也增加，這將降低系統(tǒng)的可靠性。因此，本文研究了利用盡可能多的處理單元構(gòu)建一個(gè)無(wú)故障三維邏輯處理器子陣列的問(wèn)題。在構(gòu)造邏輯子陣列過(guò)程中，本文提出了一種靈活的選路方式，使得處理器在三個(gè)方向被穿越或重選路來(lái)增加處理器單元之間的連接能力。在這種靈活選