基于兩步式結(jié)構(gòu)的12bit高速低功耗逐次逼近型ADC研究.pdf

1、隨著通信行業(yè)、信息技術(shù)、工程智能化的飛速發(fā)展，模數(shù)轉(zhuǎn)換器（ADC）作為打通數(shù)據(jù)采集、處理、反饋等產(chǎn)業(yè)的關(guān)鍵模塊，要求其具有高速度、高精度、低功耗的性能。在此發(fā)展趨勢下，一些傳統(tǒng)架構(gòu)ADC難以滿足更高性能要求的缺點則相應(yīng)地暴露出來。因此，通過對傳統(tǒng)結(jié)構(gòu)ADC以及新型的混合型ADC的優(yōu)缺點分析研究，本文采用55nm CMOS工藝，設(shè)計了一款工作在1.2V電源電壓下，12位50MS/s基于兩步式結(jié)構(gòu)的高速低功耗逐次逼近型模數(shù)轉(zhuǎn)換器（SAR A

2、DC）。
　　首先，針對SAR ADC功耗進行分析和研究，從SAR ADC的電容陣列（DAC）、比較器、數(shù)字邏輯三部分功耗中提出了可以更加優(yōu)化比較器的功耗。若采用傳統(tǒng)SAR ADC的結(jié)構(gòu)實現(xiàn)高采樣速率50MS/s高精度12bit ADC，則比較器消耗的功耗在其DAC、比較器、數(shù)字邏輯三部分消耗的功耗中占據(jù)大部分。因為傳統(tǒng)高精度比較器采用前置預(yù)放大器加鎖存器的結(jié)構(gòu)，在高速響應(yīng)中前置預(yù)放大器的電流非常大。對此本文提出了采用粗精兩個比較

3、器的理論，在高位量化中采用低功耗的粗比較器，在低位量化中采用高功耗的精比較器。
　　其次，針對SAR ADC速度進行分析和研究，DAC電容建立時間制約SAR ADC的速度，從而提出了采用目前研究熱門混合型兩步式ADC（two-step ADC）。然而目前高速低功耗的兩步式ADC一般為Pipeline+SAR結(jié)構(gòu)，存在電路結(jié)構(gòu)復(fù)雜，需要數(shù)字后臺校正等缺點。對此本文提出了采用兩個粗精SAR ADC的兩步式結(jié)構(gòu)，其中粗SAR ADC的電

4、容陣列進行了分段使得高位電容值減小達到高速，并采用分時建立的方式對精SAR ADC的電容陣列進行建立，此方式是本文核心技術(shù)。
　　再次，針對本文兩步式ADC結(jié)構(gòu)進行Matlab建模驗證其行為正確性。在Matlab建模驗證中加入SAR ADC的非理想因素，針對非理想因素對ADC性能的影響，提出了電路中采用冗余電容校正、權(quán)重校正電容，失調(diào)電壓自校正等解決方案。
　　最后，基于55nm CMOS工藝完成各個關(guān)鍵單元電路以及整體基于