基于逐次逼近結(jié)構(gòu)的高速低功耗模數(shù)轉(zhuǎn)換器研究.pdf

1、隨著無線通信、便攜式測試儀器等方面的快速發(fā)展，要求模數(shù)轉(zhuǎn)換器(ADC)的速度越來越高、功耗越來越低。逐次逼近型(SAR) ADC擁有固有的結(jié)構(gòu)簡單、面積小、功耗低等特性，工藝特征尺寸的不斷降低使得SAR ADC具有了實現(xiàn)高速轉(zhuǎn)換的可能性，而移動通信、物聯(lián)網(wǎng)、消費電子的飛速發(fā)展，對高速低功耗ADC也提出了很大的需求。所以研究以逐次逼近結(jié)構(gòu)為基礎(chǔ)的高速低功耗ADC對高速低功耗的應(yīng)用領(lǐng)域具有非常重要的意義。
　　本課題對單核SAR AD

2、C的設(shè)計進(jìn)行了深入的研究，對進(jìn)一步降低SAR ADC的功耗和提高SAR ADC轉(zhuǎn)換速度的關(guān)鍵技術(shù)進(jìn)行了探討。本文研究的主要內(nèi)容如下:
　　1、本文對SAR ADC中低功耗DAC開關(guān)電容陣列進(jìn)行了深入研究，提出了一種低功耗的基于Vcm的分離電容陣列結(jié)構(gòu)。該結(jié)構(gòu)通過將最高位電容分離為1組二進(jìn)制權(quán)重的電容陣列，以及采用終端匹配電容與Vcm相結(jié)合產(chǎn)生最低位量化所需的參考電壓的技術(shù)，減少了DAC電容陣列所需的單位電容個數(shù)和平均充放電功耗，提

3、高了DAC的速度。和傳統(tǒng)的結(jié)構(gòu)相比，基于Vcm的分離電容陣列結(jié)構(gòu)所需的單位電容個數(shù)減少了75％，功耗降低了93.7％，建立速度提高了25％，同時還使得DAC輸出共模電平基本保持不變，減小了比較器輸入端的動態(tài)失調(diào)。采用所提出的基于Vcm的分離電容陣列結(jié)構(gòu)，在90nm CMOS工藝下設(shè)計了10位SAR ADC，并對其中的邏輯控制電路模塊進(jìn)行了優(yōu)化設(shè)計，縮短了邏輯控制電路的延遲，提高了SAR ADC的轉(zhuǎn)換速度。仿真結(jié)果表明，該ADC采樣速率可

4、達(dá)150MS/s，有效位數(shù)為9.9位，功耗為2.2mW。
　　2、為了進(jìn)一步提高SAR ADC的轉(zhuǎn)換速度，本文對DAC模塊的速度優(yōu)化技術(shù)進(jìn)行了研究。分析和討論了采用冗余補償技術(shù)縮短DAC建立時間的方法，提出了一種基于二進(jìn)制冗余補償及分離電容技術(shù)的分段結(jié)構(gòu)DAC。通過二進(jìn)制冗余補償技術(shù)，降低了DAC建立精度的需求，縮短了DAC的建立時間;通過分離電容技術(shù)減小了DAC建立時間常數(shù)，提高了DAC的建立速度。在12位SAR ADC中，與傳

5、統(tǒng)分段結(jié)構(gòu)DAC相比，提出的DAC的總的建立時間減少了55％，速度提高了1倍?；谔岢龅母咚貲AC結(jié)構(gòu)，在0.18μm CMOS工藝下實現(xiàn)了一款12位高速SAR ADC。測試結(jié)果表明，該ADC的最高轉(zhuǎn)換速率可達(dá)100MS/s，SNDR為59dB，功耗為6.2mW。
　　3、針對SAR ADC中DAC電容陣列的電容失配導(dǎo)致的非線性問題，本文研究了DAC電容陣列中電容失配的校正技術(shù)，提出了一種基于低位電容陣列復(fù)用的數(shù)字域自校正技術(shù)。該

6、技術(shù)通過復(fù)用低位段電容陣列作為校正DAC，在ADC開始正常轉(zhuǎn)換之前，對高位段電容陣列電容從高到低逐位的進(jìn)行失配誤差檢測和量化，并將誤差碼存儲起來。正常轉(zhuǎn)換開始后，將輸出的原始碼與誤差碼求和獲得最終的輸出。為了解決失配誤差估計過程中所需要的比較器的失調(diào)電壓校正，本文對在兩級動態(tài)比較器的第一級和第二級分別引入額外的負(fù)載不平衡電容補償失調(diào)電壓的方法進(jìn)行了對比分析，發(fā)現(xiàn)在第一級實現(xiàn)失調(diào)電壓補償?shù)姆椒ǜ袃?yōu)勢。利用這一分析結(jié)果，提出了一種基于負(fù)載

7、電容補償?shù)氖д{(diào)校正電路，使得比較器的失調(diào)電壓減小到1LSB以內(nèi)，滿足了系統(tǒng)的精度要求?；谔岢龅臄?shù)字域自校正技術(shù)設(shè)計了一款12位SAR ADC，并在40nm CMOS工藝下進(jìn)行了電路級仿真。仿真結(jié)果表明，提出的數(shù)字域自校正技術(shù)有效的減小了電容失配對SAR ADC性能的影響。
　　4、本文對低功耗的雙電容陣列DAC進(jìn)行了研究，提出了改進(jìn)型雙電容陣列DAC。與傳統(tǒng)結(jié)構(gòu)相比，改進(jìn)后的雙電容陣列DAC在功耗和面積上分別減少了99.3％和7